JPS635665A - Ｃｃｄ遅延装置のｓ／ｎ改善方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、映像信号処理回路のくし形フィルタ等に利用
されるＣＣＤ遅延装置のＳ／Ｎ改善方法に関するもので
ある。

従来の技術 近年、映像機器の小形化、高性能化に伴ない、１水平走
査期間（以下１Ｈとする）の遅延にＣＯＤ遅延線を用い
ることが多くなった。しかし、ｃｃＤ自体のダイナミッ
ク、レンジが狭い為、入力信号レベルが制限されてしま
う。そこで、従来のＣＣＤ遅延装置のＳ／Ｎ改善方法は
、複数ＣＣＤの組合わせにて行われてきた。

以下図面を参照しながら、上述した従来のＣＣＤ遅延装
置のＳ／Ｎ改善方法の一例について説明する。

第２図は従来のＣＣＤ遅延装置のＳ／Ｎ改善方法のブロ
ックを示すものである。第２図において、１は入力信号
の１Ｈ遅延を行うＣＯＤ遅延回路である。２は入力信号
を反転するインバータ回路である。３はインバータ回路
２の出力の１Ｈ遅延を行うＣＯＤ遅延回路である。４ば
ＣＯＤ遅延回路３出力を反転するインバータ回路である
。

以上のように構成された従来のＣＣＤ遅延装置のＳ／Ｎ
改善方法について、以下その動作について説明する。

まず、ＩＣＤ遅延回路に入力する信号を二系統に分岐し
て、片系統はそのままＣＯＤ遅延回路１に入力し、もう
片系統はインバータ回路２を通してＣＯＤ遅延回路３に
入力する。次に、ＣＯＤ遅延回路１の出力と、ＣＯＤ遅
延回路３とインバータ回路４を通った出力とを足し合わ
せて出力とする。

発明が解決しようとする問題点 しかしながら上記のような構成では、ノイズ同士を打ち
消し合わせる構成となっている為、同期性ノイズに対し
てはＳ／Ｎ改善効果が大きいが、非同期性ノイズに対し
ては効果が小さいという欠点を有していた。

本発明は上記欠点に鑑み、ＣＣＤ遅延回路で発生するノ
イズ軽減を目的としたＣＣＤ遅延装置の装置のＳ／Ｎ改
善方法は、ＣＣＤ遅延回路と、その入出力のブリ、エン
ファシス、デ、エンファシス回路を含めて構成したもの
である。

作用 この構成によってＣＯＤ内部でのＳ／Ｎ劣化の最大の原
因となっている高周波領域でのノイズを抑圧できること
となる。

実施例 以下、本発明の実施例について、図面を参照しながら説
明する。第１図は本発明の実施例におけるＣＣＤ遅延装
置のＳ／Ｎ改善方法のブロックを示すものである。

第１図において、６はビデオ信号の高域成分を強調する
ブリ、エンファシス回路である。６は１Ｈ遅延を行うＣ
ＣＤ遅延回路である。７はブリ。

エンファシス５の逆特性をもったデ、工／フ１シス回路
である。７はデ、エンファシス回路８の入力レベルヲ、
ブリ、エンファシス回路６の入力レベルに合わせる為の
アンプ回路である。

以上のように構成された本発明の実施例のＣＣＤ遅延装
置のＳ／Ｎ改善方法について、以下その動作を説明する
。

まず、入力された信号をブリ　、１７７１７２回路６で
高域成分を強調しておき、ｃａｎ遅延回路６に入力する
。次にＣＯＤにて減衰したレベルをアンプ回路７で、ブ
リ、エンファシス回路５の入力レベルと同じレベルまで
増幅し、その出力をブリ、１７７１７２回路５の逆特性
をもったデ、エンファシス回路８で元に戻すことにより
、高周波領域のノイズを抑圧する。

発明の効果 以上のように本発明は、ＣＣＤ遅延装置でのＳ／Ｎ劣化
の要因となる高周波領域ノイズを、周期性、非周期性を
問わず抑圧することができ、その実用的効果は大なるも
のがある。

【図面の簡単な説明】

第１図は本発明の実施例におけるＣＣＤ遅延装置のＳ／
Ｎ改善方法を実現するブロック図、第２図は従来のＣＣ
Ｄ遅延装置のＳ／Ｎ改善方法を実現するブロック図であ
る。 ６・・・・・・ブリ、１７７１７２回路、６・・・・・
・ＣＣＤ遅延回路、７・・・・・・アンプ回路、８・・
・・・・デ、エンファシス回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図

Claims (1)

【特許請求の範囲】
1. 映像信号処理回路で、ＣＣＤ遅延装置の入出力にプリ．
   エンファシス回路とデ．エンファシス回路を設けたこと
   を特徴とするＣＣＤ遅延装置のＳ／Ｎ改善方法。