JPS6089174A - カラーテレビジヨン受像機の輝度チヤンネル用デジタルフイルタ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は画像強調（ピーキング）を与えるためカラー
テレビジョン受像機のデジタル輝度チャンネル中で使用
されるデジタルフィルタ集積回路に関するものである。

［発明の技術的背景コ この種のデジタルフィルタ回路は雑誌Ｆ　ｅｒｎｓｅｈ
−ｕｎｄ　Ｋ　１ｎｏｔｅｃｈｎｉｋ、　１９８１年、
第３１９頁、第４図に示されている。それは第１の縦続
サブ回路網を備え、その第１のサブ回路網は第１の遅延
素子およびその第１の遅延素子の入力信号および出力信
号を加算する第１の加算器を備えている。第２の縦続サ
ブ回路網は第２の遅延素子と、乗算器と、合算器とを具
備し、乗算器の一方の入力信号は画像強調すなわちピー
キング係数１（を決定する係数の尺度であり、合算器は
デジタルフィルタの出力信号を出力する。合算器の第゛
１おにび第２の入力はそれぞれ第２の遅延素子おＪ：び
乗算器の出力に接続されている。それら各遅延素子によ
って与えられる遅延はデジタルフィルタのクロック信号
の周期の整数倍である。クロック信号周波数は色副搬送
波の周波数の４倍に等しい。このデジタルフィルタの完
全な回路網構造からフィルタはゼロ周波数と異なって、
すなわちピーキング係数に応じて入力信号に重み付けを
する結果が生じる。

それ故、この係数を変化させることによって達成される
異なった振幅特性は異なったＤＣ成分を持つ。しかしな
がら、もしもこのデジタルフィルタがカラーテレビジョ
ン受像機のデジタル輝度チャンネルで使用されるならば
この特性は補償されなければならない。すなわち上述の
従来の技術の装置は上述のピーキング係数に応じた補償
を行なう少なくとも１個の別の乗算器を必要とする。こ
の別の乗算器は上述の文献の第４図には示されていない
が、特性が一定のＤＣ成分を持っている第３１９頁の第
５図の振幅特性から導き出される。

したがって、従来の技術に示されたデジタルフィルタは
全体で３個の乗算器を備え、それ故全体の回路は価格が
高くなる。

［発明の概要］ したがって、この発明の目的は従来のデジタルフィルタ
を改良して、特に、追加の振幅補償フィルタがなくてよ
い、すなわちピーキング係数の異なった値に対して異な
った振幅特性が同じＤＣ成分を持つようにすることであ
る。従来のデジタルフィルタの２つの優れた特性、すな
わち一定のグループ遅延を有し、ステップ特性が常に単
一オーバーシュートである性質はそのまま保たれる。

この発明によれば、カラーテレビジョン受像機のデジタ
ル輝度チャンネル用のデジタルピーキングフィルタ集積
回路が提供される。ピーキング係数に無関係なりＣ成分
の振幅特性は第１のサブ回路網と第２のサブ回路網を縦
続することによって達成される。第１のサブ回路網は第
１の遅延素子とデジタルフィルタの入力端に位置ＩＪ−
る加算器とを備え、この加算器の出力は第２および第３
の遅延素子の入力および第１の減算器の被減数入力に結
合されている。第１の減算器はぞの出力が第４の遅延素
子の入力および第２の減算器の減数入力に接続されてい
る。第２の減算器の出力は乗算器を通って第３の減算器
の減数入力に結合され、この第３の減算器の被減数入力
は第２の遅延素子の出力に接続されている。第３の減算
器の出力はデジタルフィルタの出力である。ピーキング
係数は乗算器に供給される。

［発明の実施例コ 以下、図面を参照にしてさらに詳細に説明する。

第１図はこの発明のデジタルフィルタの１実施例を通常
の簡略化したデジタルフィルタ回路図で示している。簡
略化された図面ではフィルタ特性に対して本質的な部品
、すなわち、遅延素子Ｖ・・・、乗算器ｍ１加算器ａ・
・・、および減算器Ｓだけを示し、それらは図示のよう
に信号の流れを表わすように接続されている。各遅延素
子Ｖは同じ遅延を与えるものとする。すなわち遅延はデ
ジタルフィルタのクロック信号の周期に等しい。カラー
テレビジョン受像機のデジタル輝度チャンネルにおいて
フィルタを使用しようとするために、クロック信号はそ
れぞれのカラーテレビジョンの標準方式（ＰＡＬ、ＮＴ
ＳＣ，ＳＥＣＡＭ）に従って色副搬送波の周波数の４倍
の周波数である。

第１図ないし第４図の接続線はデータ線であり、それら
のデータ線はクロック信号の周波数が高い周波数である
ことから並列データ処理用のバスとして設計されること
が好ましい。

第１図の実施例のものは４個のサブ回路網ｔｌ、ｔ２．
ｔ３．　ｔ４を備えている。第１のサブ回路網ｔ１は第
１の遅延素子ｖ１および第１の加算器ａ１を備えており
、その第１の加算器ａ１の入力の一つは第１の遅延素子
■１の入力と共にデジタルフィルタの入力Ｅに接続され
ており、その第２の入力は第１の遅延素子ｖ１の出力に
接続されている。第１の加算器ａ１の出力は第２のサブ
回路網【２の入力に結合され、したがって第２および第
３の遅延素子ｖ２．ｖ３の入力および第１の減算器Ｓ１
の被減数入力に結合され、この第１の減算器Ｓ１の減数
入力は第３の遅延素子ｖ３の出力に接続されている。第
１の減算器Ｓ１の出力は第４のサブ回□路網［４の入力
に結合され、したがって第４の遅延素子ｖ４の入力およ
び第２の減算器Ｓ２の被減数入力に接続されている。

第２の減算器ｓ２はその減数入力が第４の遅延素子ｖ４
の出力に接続されている。第２の減算器ｓ２の出力は乗
算器ｍの２個の入力の一つに結合され、乗算器ｍの他方
の入力にはピーキング係数ｋが供給される。

第２の遅延素子ｖ２はその出力は第３の減算器ｓ３の被
減数入力に結合され、その第３の減算器ｓ３はその減数
入力が乗算器■の出力に接続され、出力がデジタルフィ
ルタの出力Ａを構成する。上述のように、第１図の実施
例においては各遅延素子ｖ１・・・ｖ４によって与えら
れた遅延はデジタルフィルタのクロック信号の周期に等
しい。

ピーキング係数の異なった１０進値に対して、第５図は
第１図に示されたようなデジタルフィルタの周波数ｆに
対する振幅０の変化を示している。

ここで、第１図に示すデジタルフィルタはＮＴＳＣ方式
で設計され、減衰極はＮＴＳＣ色副搬送波周波数の２倍
の位置にある。

第２図に示した装置は第１図のものの変形であって、そ
れは一般に雑音或いは障害によるものである高い周波数
におけるフィルタ出力信号における小さい振幅を抑制す
ることを可能にする。これを行なうために追加のサブ回
路網ｔ６が乗算器ｍの出力と第３の減算器Ｓ３の減数入
力との間に挿入されている。それは非直線性の振幅特性
をもつことができる。この実施例においては、それは第
２図に示された（ｔｅのブロック図中に示された）振幅
特性を有しており、それは小信号の抑制に適している。

第２図の回路のその他の部分は第１図のそれに対応して
いる。

第３図はこの発明の別の実施例を示している。

すなわち、それはＰＡＬ方式方式カラーテレビジョン受
像転用したデジタルフィルタのブロック図を示している
。そのフィルタはまた、もしも色副搬送波トラップが要
求されるならば、Ｊなわちコムフィルタをもたないカラ
ーテレビジョン受（ｇ！ＩＮに対してはＮＴＳＣ方式受
像機用に６適している。

第３図の装置は第５のサブ回路網ｔ５が第１のサブ回路
網ｔ１に先行して設けられ、それ故デジタルフィルタの
入力Ｅが第５のサブ回路網ｔ５の入ノコに接続されてい
る点において第１図の装置と異なっている。第５のサブ
回路網ｔ５は第５の遅延素子ｖ５および第２の加算器ａ
２を備え、その加算器ａ２の一方の入力は第５の遅延素
子ｖ５のパノｊと共に入力Ｅに接続され、その他方の入
力は第５の遅延素子ｖ５の出力に接続されている。第２
の加算器ａ２の出力は第１のサブ回路網ｔ１の入力に結
合されている。

第３図の回路の残りの部分は、第１ないし第４の遅延素
子が符号にダッシュを付されている（何故ならば第３図
の実施例においてはこれらの各遅延素子はデジタルフィ
ルタのクロック信号の周期の２倍に等しい遅延を与え、
一方第５の遅延素子ｖ５はクロック信号の１周期に等し
い遅延を与えからである）点を除いては第１図の回路に
対応している。

第３図において、破線は、第２図においてラインに追加
したようにサブ回路網ｔ６を挿入することが可能である
ことを示している。

異なったピーキング係数にの１０進数値に対して、第６
図は、第３図に示されたようなＰＡＬ標準方式用のデジ
タルフィルタであり、追加のサブ回路網ｔ６をもたない
ものの周波数に対する振幅の変化を示している。曲線群
はＰＡＬ方式色副搬送波周波数（４，４３ＭＨｚ　）に
おける減衰極を有している。

第４図は、データ信号が純粋の２進符号で与えられ、そ
してもしもピーキング係数の１０進数値が２のベキ乗の
形態である場合に好ましい乗算器ｌの構成を示している
。乗算器ｍは２の第１の正のベキ乗、に＋を供給され、
一方、第２のベキ乗。

ｋ−或いは数ゼロは追加の乗算器１ｌＩｚに供給され、
この乗算器ｍｚの入力の一方は乗算器ｍの入力の一方と
共に第２の減算器Ｓ２の出力に接続されている。

両乗算器ｍ、ｍｚはデータ選択器として構成されている
。乗算器ｍおよびｍｚの出力はそれぞれ第３の加算器ａ
３の１人力に結合され、この加１ｉ′ａａ３の出ツノは
第３の減算器Ｓ３或いは追加の１ノ−ブ回路網ｔ６に接
続されている。したがって第６図に数値が示されている
ようにピーキング係数にの有理数値を構成することがで
きる。

この発明の効果の一つは、ゼロ周波数においてデジタル
フィルタが２のｎ乗（ｒ＋　＝０．１，２．３・・・）
の利得をもち、それはピーキング係数にの選択された数
値に無関係であることである。したがって回路は付加的
な量子化雑音を発生しない。別の効果はデジタルフィル
タがその特性を失うことなく非直線信号処理をするのに
適していることである。

それは単に上述の第６のサブ回路網を付加することによ
って行なうことができる。この発明のデジタルフィルタ
は特に絶縁グー１〜電界効果トランジスタ技術、すなわ
ちいわゆるＭＯ３技術を使用して構成するのに適してい
る。

【図面の簡単な説明】

第１図は本発明の１実施例を示し、第２図および第３図
はそれぞれ別の実施例を示す。第４図は第１図ないし第
３図の一算器の特別の構成のための回路図である。第５
図は第１図の一実施例のものの振幅特性を示し、第６図
は第３図の実施例のものの対応する振幅特性を示ず。 １１〜ｔ６・・・サブ回路網、■１〜ｖ５・・・遅延素
子、ｍ・・・乗算器、ａ１〜ａ３・・・加算器、８１〜
ｓ３・・・減算器。 出願人代理人　弁理士　鈴江武彦

Claims (6)

【特許請求の範囲】
1. （１）第１の縦続された複数のサブ回路網を具備し、 前記サブ回路網の第１のものｔよ第１の遅延素子とこの
   第１の遅延素子の入力信号と出力信号とを加算する第１
   の加算器とを備え、 前記サブ回路網の第２のものは、第２の遅延素子と、一
   方の入力信号が画像強調ピーキング係数にの程度を決定
   する係数である乗算器と、デジタルフィルタの出力信号
   を出力し、その第１および第２の入力が前記第２の遅延
   素子の出力および前記乗算器の出力にそれぞれ接続され
   ている合算器とを備え、 前記第１および第２の遅延素子のそれぞれによって与え
   られる遅延はデジタルフィルタのクロック信号の周期の
   整数倍に等しく、前記クロック信号は色副搬送波の周波
   数４倍に等しく、前記第２のサブ回路網はさらに縦続接
   続された第３のサブ回路網と第４のサブ回路網とを備え
   、前記第３のサブ回路網は第３の遅延素子および第１の
   減算器を備え、 前記第４のサブ回路網は第４の遅延素子および第２の減
   算器を備え、 前記第１および第２の減算器の被減数入力はそれぞれ前
   記第３のサブ回路網および第４のサブ回路網の遅延され
   ない信号を供給され、 前記第１および第２の減算器の減数入力はそれぞれ前記
   第３のサブ回路網および第４のサブ回路網の遅延された
   信号を供給され、 前記合算器は第３の減算器を具備し、その減数入力およ
   び被減数入力はそれぞれ前記乗紳器の出力および遅延素
   子の出力に接続されていることを特徴とする画像の強調
   （ピーキング）を与えるカラーテレビジョン受像機のデ
   ジタル輝度チャンネルで使用されるデジタルフィルタ集
   積回路。
2. （２）前記第１、第２、第３および第４の遅延素子のそ
   れぞれによって与えられる遅延が前記デジタルフィルタ
   回路のクロック信号の１周期に等しい特許請求の範囲第
   １項記載の集積回路。
3. （３）第５のサブ回路網が前記第１のサブ回路網に先行
   して設けられ、前記第５のザブ回路網は第５の遅延素子
   およびこの第５の遅延素子の入力信号および出力信号を
   加算する第２の加算器を備え、前記第１、第２、第３お
   よび第４の遅延素子のそれぞれによって与えられる遅延
   が前記デジタルフィルタのクロック信号の周期の２倍に
   等しく、前記第５の遅延素子によって与えられる遅延が
   前記デジタルフィルタ回路のクロック信号の１周期に等
   しい特許請求の範囲第１項記載の集積回路。
4. （４）特に小信号を抑圧するのに適した特性である非直
   線振幅特性を有する別のザブ回路網が前記乗算器の出力
   と第３の減算器の減数入力との間に結合されている特許
   請求の範囲第１項ないし第３項のいずれか１項記載の集
   積回路。
5. （５）前記ピーキング係数が２のベキ乗である２准将号
   のデジタル信号用の特許請求の範囲第１項ないし第４項
   のいずれか１項記載の集積回路。
6. （６）前記乗算器は第１の正の２のベキ乗を供給され、
   一方の入力が前記第２の減算器の出力に接続され、他方
   の入力が第２の２のベキ乗或いは数ゼロを供給される別
   の乗算器と、第３の加算器とを具備し、前記乗算器およ
   び前記別の乗算器の出力はそれぞれ前記第３の加算器の
   入力の一方に接続され、前記第３の加算器はその出力が
   前記第３の減算器の入力或いは前記別の回路網に結合さ
   れている特許請求の範囲第５項記載の集積回路。