JPS6358817A - 複合半導体結晶体構造 - Google Patents
複合半導体結晶体構造Info
- Publication number
- JPS6358817A JPS6358817A JP20124786A JP20124786A JPS6358817A JP S6358817 A JPS6358817 A JP S6358817A JP 20124786 A JP20124786 A JP 20124786A JP 20124786 A JP20124786 A JP 20124786A JP S6358817 A JPS6358817 A JP S6358817A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- etched
- insulating film
- composite
- film
- Prior art date
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- Pending
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１発明の目的］
（産業上の利用分野）
本発明は、複合半導体結晶体構造に関するもので、特に
素子分離を必要とする複数個の機能素子を１！積する複
合半導体装置の基板に使用されるものである。
素子分離を必要とする複数個の機能素子を１！積する複
合半導体装置の基板に使用されるものである。
（従来の技術）
１つの基板に複数個の能動素子又は受動素子を集積する
複合半導体装置では、素子相互を電気的に分離する必要
がある。 これに用いられる主要な素子間分離法には逆
バイアスされたＰＮ接合によるもの或いは絶縁体による
ものがある。 第３図にＰＮ接合による接合分離法の１
例を示す。
複合半導体装置では、素子相互を電気的に分離する必要
がある。 これに用いられる主要な素子間分離法には逆
バイアスされたＰＮ接合によるもの或いは絶縁体による
ものがある。 第３図にＰＮ接合による接合分離法の１
例を示す。
複数のＮ型半導体の素子領域４は、Ｐ型の半導体基板１
、素子分離領域３とＮ型の素子領域４とのＰＮ接合に逆
バイアスを印加することによって、他のＮ型領域２とは
空乏層を介して電気的に分離される。 この方法は安価
ではあるが、逆バイアス電位を与える回路構成上の制約
があり、またＰＮ接合のもれ電流が特性上の欠点になる
。 第４図に絶縁体による素子分離法の従来例を示１゜
複数のＮ型半導体の素子領域５は酸化シリコン膜６及び
多結晶シリコン層７により分離保持された島領域を形成
している。 この方式は前記ＰＮ接合分離に必要な逆バ
イアス回路が不要であり、また寄生素子による制約が少
ない等の利点がある。
、素子分離領域３とＮ型の素子領域４とのＰＮ接合に逆
バイアスを印加することによって、他のＮ型領域２とは
空乏層を介して電気的に分離される。 この方法は安価
ではあるが、逆バイアス電位を与える回路構成上の制約
があり、またＰＮ接合のもれ電流が特性上の欠点になる
。 第４図に絶縁体による素子分離法の従来例を示１゜
複数のＮ型半導体の素子領域５は酸化シリコン膜６及び
多結晶シリコン層７により分離保持された島領域を形成
している。 この方式は前記ＰＮ接合分離に必要な逆バ
イアス回路が不要であり、また寄生素子による制約が少
ない等の利点がある。
しかしこの方式では基板に相当するものを多結晶シリコ
ン層７で構成する形態となるので、非常に厚い多結晶シ
リコンを堆積する工程が必要となり経済的に不利である
。 またこの多結晶シリコン層７の一面は酸化シリコン
膜６で絶縁されているため、この基板としての多結晶シ
リコン層７を電流回路として使用することができないと
いう不利が釣る。
ン層７で構成する形態となるので、非常に厚い多結晶シ
リコンを堆積する工程が必要となり経済的に不利である
。 またこの多結晶シリコン層７の一面は酸化シリコン
膜６で絶縁されているため、この基板としての多結晶シ
リコン層７を電流回路として使用することができないと
いう不利が釣る。
（発明が解決しようとする問題点）
本発明の目的は前記問題点を解決し、複合半導体装置を
容易に集積できる新規な構造の複合半導体結晶体を提供
することである。
容易に集積できる新規な構造の複合半導体結晶体を提供
することである。
［発明の構成］
（問題点を解決する手段と作用〉
本発明は第１半導体基板の１つの主面と第２半導体基板
の１つの主面とを絶縁膜を介して鏡面接合してなる複合
基板と、この複合基板の第１半導体基板及び接合絶縁膜
に選択的蝕刻をして設けた少なくとも一部で第２半導体
基板に達する蝕刻部と、この蝕刻部のいくつかに形成さ
れた絶縁膜と、この蝕刻部の第２半導体基板上に設けた
エピタキシャル層と、このエピタキシャル層と同時に前
記蝕刻部に形成された絶縁膜上に設けた多結晶シリコン
層とを具備することを特徴とする複合半導体結晶体であ
る。
の１つの主面とを絶縁膜を介して鏡面接合してなる複合
基板と、この複合基板の第１半導体基板及び接合絶縁膜
に選択的蝕刻をして設けた少なくとも一部で第２半導体
基板に達する蝕刻部と、この蝕刻部のいくつかに形成さ
れた絶縁膜と、この蝕刻部の第２半導体基板上に設けた
エピタキシャル層と、このエピタキシャル層と同時に前
記蝕刻部に形成された絶縁膜上に設けた多結晶シリコン
層とを具備することを特徴とする複合半導体結晶体であ
る。
本発明の複合半導体結晶体においては、第１半導体基板
を選択蝕刻して残された各素子領域は、蝕刻によって残
された接合絶縁膜と蝕刻部に形成された絶ｉｔ膜とによ
って相互に完全に素子分離され、また第２半導体基板上
に設けたエピタキシャル層における素子領域に対しても
素子分離される。
を選択蝕刻して残された各素子領域は、蝕刻によって残
された接合絶縁膜と蝕刻部に形成された絶ｉｔ膜とによ
って相互に完全に素子分離され、また第２半導体基板上
に設けたエピタキシャル層における素子領域に対しても
素子分離される。
第２半導体基板とそれに接続するエピタキシャル層には
、第１半導体基板から形成される素子領域とは独立に任
意の層厚と不純物濃度を調整して耐圧特性の異なるパワ
ー素子などの形成が可能であり、エピタキシャル層と同
時に絶縁膜上に堆積する多結晶シリコン層はＸ！ｉ縁膜
溝部の充填などに利用することができる。
、第１半導体基板から形成される素子領域とは独立に任
意の層厚と不純物濃度を調整して耐圧特性の異なるパワ
ー素子などの形成が可能であり、エピタキシャル層と同
時に絶縁膜上に堆積する多結晶シリコン層はＸ！ｉ縁膜
溝部の充填などに利用することができる。
（実施例）
第１図（ｅ）は本発明の複合半導体結晶体の実施例の断
面図を示すとともに、第１図（ａ ）ないしくｅ）はこ
の実施例結晶体の製造工程の主要部を示すものである。
面図を示すとともに、第１図（ａ ）ないしくｅ）はこ
の実施例結晶体の製造工程の主要部を示すものである。
まず、第１図（ａ ）に示すＮ型シリコンの第１半導体
基板１６の被接合面（図の下面）とＮ１型シリコンの第
２半導体基板１７の被接合面（図の上面）に、それぞれ
熱酸化膜１８ａ、１８ｂを約１μｍ程度形成する。 次
に第１及び第２の半導体基板に形成した熱酸化膜面１８
ａ、１８ｂを鏡面研磨し、充分清浄な雰囲気下で第１半
導体基板１６と第２半導体塁板１７の鏡面相互を密着し
熱処理することにより、第１図（ｂ）に示すように接合
酸化膜１８を介して強固に鏡面接合した複合基板１９が
得られる。 次に、この複合基板１９の第１半導体基板
１６側の面を研磨し第１半導体基板１６の厚さを例えば
１００μｍ程度にした後、この面に選択的に公知の写真
食刻工程を施して、第１図（Ｃ）に示すように、素子領
域１６ａを残して第１半導体基板１６を接合酸化膜１８
が露出するまで食刻する。 次に第１図（ｄ ）に示す
ように露出した接合酸化膜１８を除去し、さらに第２半
導体基板１７の内部まで食刻し、蝕刻面に熱酸化膜をつ
けた後選択的にエツチングして、所望の第２半導体基板
面などが露出した熱酸化膜２１を形成する。 このあと
蝕刻面にＮ−型シリコンを気相成長させるとシリコン単
結晶表面上にはエピタキシャル層２２が形成され、同時
に熱酸化膜２１の上には多結晶シリコン層２３が形成さ
れる。
基板１６の被接合面（図の下面）とＮ１型シリコンの第
２半導体基板１７の被接合面（図の上面）に、それぞれ
熱酸化膜１８ａ、１８ｂを約１μｍ程度形成する。 次
に第１及び第２の半導体基板に形成した熱酸化膜面１８
ａ、１８ｂを鏡面研磨し、充分清浄な雰囲気下で第１半
導体基板１６と第２半導体塁板１７の鏡面相互を密着し
熱処理することにより、第１図（ｂ）に示すように接合
酸化膜１８を介して強固に鏡面接合した複合基板１９が
得られる。 次に、この複合基板１９の第１半導体基板
１６側の面を研磨し第１半導体基板１６の厚さを例えば
１００μｍ程度にした後、この面に選択的に公知の写真
食刻工程を施して、第１図（Ｃ）に示すように、素子領
域１６ａを残して第１半導体基板１６を接合酸化膜１８
が露出するまで食刻する。 次に第１図（ｄ ）に示す
ように露出した接合酸化膜１８を除去し、さらに第２半
導体基板１７の内部まで食刻し、蝕刻面に熱酸化膜をつ
けた後選択的にエツチングして、所望の第２半導体基板
面などが露出した熱酸化膜２１を形成する。 このあと
蝕刻面にＮ−型シリコンを気相成長させるとシリコン単
結晶表面上にはエピタキシャル層２２が形成され、同時
に熱酸化膜２１の上には多結晶シリコン層２３が形成さ
れる。
この後、第１半導体基板１６、エピタキシャル層２２、
多結晶シリコン層２３を研磨すると第１図（ｅ）の複合
半導体結晶体が得られる。
多結晶シリコン層２３を研磨すると第１図（ｅ）の複合
半導体結晶体が得られる。
第１図（ｅ）に示した実施例は、エピタキシャル層に高
耐圧のパワー素子を形成するために第１半導体基扱１６
におけるものよりエピタキシャル層２２の厚さを厚（し
たが、エピタキシャル層２２の領域に例えば比較的低耐
圧大電流のパワー素子を形成する場合などには、第２図
に示すようにエピタキシャル層２２ａの厚さと第１半導
体基板１６からのものの厚さを同じにする。
耐圧のパワー素子を形成するために第１半導体基扱１６
におけるものよりエピタキシャル層２２の厚さを厚（し
たが、エピタキシャル層２２の領域に例えば比較的低耐
圧大電流のパワー素子を形成する場合などには、第２図
に示すようにエピタキシャル層２２ａの厚さと第１半導
体基板１６からのものの厚さを同じにする。
［発明の効果］
本発明の複合半導体結晶体構造においては、各素子は接
合絶縁膜及び蝕刻部に形成した絶縁膜の絶縁体により完
全に分離できるため、逆バイアスにかかる回路構成上の
制約を受けることが少ない。
合絶縁膜及び蝕刻部に形成した絶縁膜の絶縁体により完
全に分離できるため、逆バイアスにかかる回路構成上の
制約を受けることが少ない。
また第１半導体基板部分からなる素子領域と第２半導体
基板とエピタキシャル層とのそれぞれの層厚及び不純物
濃度は任意に調整できるのでこれらに適当な差を持たせ
て耐圧特性が異なる機能素子を１つの複合半導体結晶体
に形成することが構造上可能である。 また機能素子と
してパワー素子を形成した際には、この複合半導体結晶
体の第２半導体基板側裏面をその電流通路として有効利
用できるため好都合である。
基板とエピタキシャル層とのそれぞれの層厚及び不純物
濃度は任意に調整できるのでこれらに適当な差を持たせ
て耐圧特性が異なる機能素子を１つの複合半導体結晶体
に形成することが構造上可能である。 また機能素子と
してパワー素子を形成した際には、この複合半導体結晶
体の第２半導体基板側裏面をその電流通路として有効利
用できるため好都合である。
第１図＜ａ ）ないし第１図（０）は本発明の一実施例
にかかる複合半導体結晶体の製造工程を示す断面図（な
お、第１図（ｅ ）は該−実施例にかかる複合半導体結
晶体の構造を示す）、第２図は本発明の複合半導体結晶
体の別の実施例を示す断面図、第３図は従来のＰＮ接合
による接合分離法素子の断面図、第４図は従来の絶縁体
による絶縁層分離法素子の断面図である。 １６・・・第１半導体基板、 １７・・・第２半導体基
板、 １８・・・接合絶縁膜、 １９・・・複合基板、
２１・・・蝕刻部に形成された絶縁膜、 ２２゜２２ａ
・・・エピタキシャル層、 ２３・・・多結晶シリコン
層。 第１図＜Ｃ＞ 第１区（ｄ） 第１図（ｅ） 第２図 第３図 第４図
にかかる複合半導体結晶体の製造工程を示す断面図（な
お、第１図（ｅ ）は該−実施例にかかる複合半導体結
晶体の構造を示す）、第２図は本発明の複合半導体結晶
体の別の実施例を示す断面図、第３図は従来のＰＮ接合
による接合分離法素子の断面図、第４図は従来の絶縁体
による絶縁層分離法素子の断面図である。 １６・・・第１半導体基板、 １７・・・第２半導体基
板、 １８・・・接合絶縁膜、 １９・・・複合基板、
２１・・・蝕刻部に形成された絶縁膜、 ２２゜２２ａ
・・・エピタキシャル層、 ２３・・・多結晶シリコン
層。 第１図＜Ｃ＞ 第１区（ｄ） 第１図（ｅ） 第２図 第３図 第４図
Claims (1)
- １ 第１半導体基板の１つの主面と第２半導体基板の１
つの主面とを絶縁膜を介して鏡面接合してなる複合基板
と、この複合基板の第１半導体基板及び接合絶縁膜に選
択的蝕刻をして設けた少なくとも一部で第２半導体基板
に達する蝕刻部と、この蝕刻部のいくつかに形成された
絶縁膜と、この蝕刻部の第２半導体基板上に設けたエピ
タキシャル層と、このエピタキシャル層と同時に前記蝕
刻部に形成された絶縁膜上に設けた多結晶シリコン層と
を具備することを特徴とする複合半導体結晶体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20124786A JPS6358817A (ja) | 1986-08-29 | 1986-08-29 | 複合半導体結晶体構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20124786A JPS6358817A (ja) | 1986-08-29 | 1986-08-29 | 複合半導体結晶体構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6358817A true JPS6358817A (ja) | 1988-03-14 |
Family
ID=16437775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20124786A Pending JPS6358817A (ja) | 1986-08-29 | 1986-08-29 | 複合半導体結晶体構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6358817A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034343A (en) * | 1990-03-08 | 1991-07-23 | Harris Corporation | Manufacturing ultra-thin wafer using a handle wafer |
| US5525824A (en) * | 1993-11-09 | 1996-06-11 | Nippondenso Co., Ltd. | Semiconductor device with isolation regions |
| US6107125A (en) * | 1997-06-18 | 2000-08-22 | International Business Machines Corporation | SOI/bulk hybrid substrate and method of forming the same |
| JP2007129256A (ja) * | 2007-01-05 | 2007-05-24 | Toshiba Corp | 素子形成用基板 |
| JP2007180569A (ja) * | 2001-12-27 | 2007-07-12 | Toshiba Corp | 半導体装置 |
| JP2008182281A (ja) * | 2008-04-21 | 2008-08-07 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-08-29 JP JP20124786A patent/JPS6358817A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034343A (en) * | 1990-03-08 | 1991-07-23 | Harris Corporation | Manufacturing ultra-thin wafer using a handle wafer |
| US5525824A (en) * | 1993-11-09 | 1996-06-11 | Nippondenso Co., Ltd. | Semiconductor device with isolation regions |
| US5650354A (en) * | 1993-11-09 | 1997-07-22 | Nippondenso Co., Ltd. | Method for producing semiconductor device |
| US6107125A (en) * | 1997-06-18 | 2000-08-22 | International Business Machines Corporation | SOI/bulk hybrid substrate and method of forming the same |
| JP2007180569A (ja) * | 2001-12-27 | 2007-07-12 | Toshiba Corp | 半導体装置 |
| JP2007129256A (ja) * | 2007-01-05 | 2007-05-24 | Toshiba Corp | 素子形成用基板 |
| JP2008182281A (ja) * | 2008-04-21 | 2008-08-07 | Toshiba Corp | 半導体装置 |
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