JPH01259546A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体装置の製造方法に関し、 コレクタ直列抵抗を低減して半導体素子のスイッチング
スピードを向上させることができる半導体装置の製造方
法を提供することを目的とし、第１の半導体基板上に導
電層とを順次形成する工程と、該絶縁層上に第２の半導
体基板を接着する工程と、前記第１の半導体基板の接着
面と反対側の主面を選択的に除去する工程と、前記絶縁
層上の前記第１の半導体基板内に半導体素子部を形成す
る工程とを含むように構成する。

〔産業上の利用分野〕

本発明は、絶縁層上に半導体素子が形成されるいわゆる
Ｓ　ＯＩ　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌｔｏｒ
）構造の半導体装置の製造方法に係り、詳しくはウェハ
を絶縁層を介して別の支持基板となるウェハに接着する
ことによりＳＯＩ構造を実現することができ、特にスイ
ッチングスピードを向上させることができる半導体装置
の製造方法に関する。

半導体集積回路の性能向上の為には、寄生容量を除去し
たスイッチングスピードの速い半導体素子を形成するこ
とが不可欠である。このため、各種接合容量を削減する
技術が提案されているが、その中でも半導体素子直下の
基板を絶縁化し、基板と活性領域の接合容量を削減する
技術が効果的である。特に、例えばバイポーラトランジ
スタの場合、埋め込みコレクタ層と基板との間の接合容
量は非常に大きく、将来必要とされる高速化のためには
この接合容量を大幅に削減する必要がある。

〔従来の技術） 以下、具体的に図面を用いてウェハ接着によるＳｏｌ構
造を実現することができる従来の半導体装置の製造方法
について説明する。

第５図（ａ）〜（ｈ）は従来の半導体装置の製造方法の
一例を説明するための図である。図示例の半導体素子は
バイポーラトランジスタに適用する場合を示している。

これらの図において、１は導電型がｎ゛型で単結晶Ｓｔ
からなる基板で、層厚が５００μｍ程度、比抵抗ρが０
．００３Ω・Ｃ以下である。２は導電型がｎ−型でＳｔ
からなる半導体層で、層厚が２．５〜６μｍ程度、比抵
抗ρが０．５〜１Ω・ｃｍ程度である。３は導電型がｎ
°型でＳｉからなる半導体層で、層厚が１．５〜３．０
μｍ程度、シート抵抗が２０Ω／口程度である。４は層
厚が１μｍ程度で例えばＳｉＯ□からなる絶縁層、５は
例えばＳｔからなる支持基板、６はレジスト、７ａ、７
ｂは溝、８は例えばＳｉＯ□からなる素子分離絶縁膜、
９ａ、９ｂは窓、１０は導電型がｐ型のベース領域、１
１は導電型がｎ゛型のエミッタ領域、１２は導電型がｎ
゛型のコレクタ領域である。

なお、ｎ゛型の半導体層３は埋め込み低抵抗層として電
流を取り出す領域として機能するものである。

次に、その製造工程について簡単に説明する。

まず、第５図（ａ）に示すように、エピタキシャル成長
法によりｎ゛型の基板１上にｎ−型の半導体層２を形成
する。

次に、第５図（ｂ）に示すように、ｎ−型の半導体層２
上にｎ゛型の半導体Ｎ３を形成する。この時、半導体層
３は例えばイオン注入法により、Ａｓが６０ＫＶ、５Ｅ
１５ｃｍ−”の条件で打ち込まれ、１０００°ｃ、ｔｏ
ｏ分位の熱処理が行われることにより、１．５〜３．０
μｍ程度の層厚で形成される。なお、半導体層３は熱散
散でも形成できる。

次に、第５図（Ｃ）に示すように、ｎ゛型の半導体層３
０表面を酸化するたことにより絶縁層４を形成した後、
絶縁層４上に圧着しつつ熱処理することにより支持基板
５を接着する。

次に、第５図（ｄ）に示すように、ウェットエツチング
により基板１を除去する。この時、ＨＦ、ＨＮＯ，およ
びＣＨ３ＣＯ０Ｈを１：３：８の割合で混合してなるエ
ツチング液により、ｎ゛型の基板１とｎ−型の半導体層
２の不純物濃度差を利用して基板１のエッチバック除去
が行われる。これにより、半導体層２の表面が露出し、
かつ半導体層２は活性素子を作るのに適した適当な厚さ
になる。

次に、第５図（ｅ）に示すように、半導体素子を上下反
転して半導体層２上にレジスト６をパターン形成する。

次に、第２図（ｆ）に示すように、ＲＩＥ法によりレジ
スト６をマスクとしてｎ−型の半導体層２およびｎ°型
の半導体層３を選択的にエツチングして溝７ａ、７ｂを
形成した後、レジスト６を除去する。この時、絶縁層４
が露出する。

次に、第５図（ｇ）に示すように、ＣＶＤ法により全面
にＳｉｎ、を堆積した後、表面をエッチバックして平坦
化することにより、素子分離絶縁膜８を形成する。

そして、第５図（ｈ）に示すように、素子分離絶縁膜８
を選択的にエツチングして窓（図示せず）を形成した後
、イオン注入法により半導体層２にＢ゛を選択的に注入
してｐ型のベース領域１０を形成する。次いで、同様に
素子分離絶縁膜８に窓９ａ、９ｂ形成した後、イオン注
入法によりベース領域１０および半導体層２にＡｓ”を
選択的に注入してエミッタ領域１１およびコレクタ領域
１２を形成する。そして、ここでは図示はしていないが
エミッタ電極、ベース電極およびコレクタ電極を形成し
、配線等を形成することにより半導体装置が完成する。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体装置の製造方法
によって得られる半導体装置にあっては、埋め込み低抵
抗層として機能する半導体層３が高濃度のｎ゛型である
ためコレクタ直列抵抗の低減がある程度可能であるが、
コレクタ直列抵抗の低減が更に要求されるような場合に
はコレクタ直列抵抗が高いままになってしまい、半導体
素子のスイッチングスピードが劣化してしまうという問
題点があった。

そこで本発明は、コレクタ直列抵抗を低減して半導体素
子のスイッチングスピードを向上させることができる半
導体装置の製造方法を提供することを目的としている。

〔課題を解決するための手段〕

本発明による半導体装置の製造方法は上記目的達成のた
め、第１の半導体基板上に導電層と絶縁層とを順次形成
する工程と、該絶縁層上に第２の半導体基板を接着する
工程と、前記第１の半導体基板の接着面と反対側の主面
を選択的に除去する工程と、前記絶縁層上の前記第１の
半導体基板内に半導体素子部を形成する工程とを含むも
のである。

本発明において、導電層は埋め込み低抵抗層として電流
を取り出す領域として機能するものである。

本発明の構成について、後記詳述する本発明の一実施例
を用いて説明すると、次の通りである。

すなわち、本発明の半導体装置の製造方法は、第１図（
ａ）〜（ｄ）および第２図に例示するように、まず、第
１図（ａ）、（ｂ）に示す如く第１の半導体基板（基板
２１）上に導電層（図示例では金属シリサイド層からな
る低抵抗の領域２２）と絶縁層２３とを順次形成し、第
１図（Ｃ）に示す如く絶縁層２３上に第２の半導体基板
（支持基板２４）を接着した後、第１図（Ｃ）に示す第
１の半導体基板（基板２１）の接着面Ａと反対側の主面
Ｂを第１図（ｄ）に示す如く選択的に除去し、次いで第
２図に示すように絶縁層２３上の第１の半導体基板（基
板２１）内に半導体素子部Ｃを形成するものである。

［作　用〕 本発明では、第１の半導体基板上に導電層と絶縁層が順
次形成され、絶縁層上に第２の半導体基板が接着された
後、第１の半導体基板の接着面と反対側の主面が選択的
に除去され、絶縁層上の第１の半導体基板内に半導体素
子部が形成される。

したがって、コレクタ直列抵抗が低減し半導体素子の性
能が向上する。

〔実施例］ 以下、本発明を図面に基づいて説明する。

第１図（ａ）〜（ｄ）は本発明に係る半導体装置の製造
方法の一実施例を説明するための図、第２図は一実施例
の製造方法によって得られた半導体装置の構造を示す断
面図である。図示例の半導体素子はバイポーラトランジ
スタに適用する場合を示している。

これらの図において、第５図（ａ）〜（ｈ）と同一符号
は同一または相当部分を示し、２１は導電型がｎ型で例
えば単結晶Ｓｉからなる基板（本発明に係る第１の半導
体基板に該当する）で、比抵抗ρが例えば０．５Ω・ｃ
ｍで層厚が例えば５００　μｍである。２２は例えばＷ
Ｓ　ｉ、　、ＭｏＳ　ｉｔ　、ＴｉＳｉｘ等の金属シリ
サイド層（通常高融点）からなる低抵抗の領域（本発明
に係る導電層に該当する）で、層厚が例えば０．１〜１
μｍ程度である。

２３は例えばＳｉｎ、からなる絶縁層で、層厚が例えば
０．−５〜２μｍ程度である。２４は支持基板（本発明
に係る第２の半導体基板に該当する）である。

なお、低抵抗の領域２２は埋め込み抵抗層として電流を
取り出す領域として機能するものである。

次にその製造工程について説明する。

まず、第１図（ａ）に示すように、例えばＣＶＤ法（ス
パッター法、蒸着法等でもよい）により、基板２１上に
金属シリサイドからなる低抵抗の領域２２を例えば０．
１〜１μｍの層厚で形成した後、第１図（ｂ）に示すよ
うに、例えば気相成長法により低抵抗の領域２２上にＳ
ｉＯ□を堆積して絶縁層２３を例えば０．５〜２μｍの
層厚で形成する。これが本発明の第１の半導体基板上に
導電層と絶縁層とを順次形成する工程に該当する。

次に、第１図（ｃ）に示すように、絶縁層２３上に圧着
しつつ熱処理することにより支持基板２４を接着する。

これが本発明の絶縁層上に第２の半導体基板を接着する
工程に該当する。

次に、第１図（ｄ）に示すように、例えば研磨により第
１図（Ｃ）に示す基板２１の接着面へ反対側の主面Ｂを
選択的に除去して例えば、１〜２μｍの層厚にるように
薄く形成する。これが本発明の第１の半導体基板の接着
面と反対側の主面を選択的に除去する工程に該当する。

そして、第５図（ｅ）〜（ｈ）に示した従来方法と同様
の製造工程を経ることにより、絶縁層２３−上の基板２
１内に半導体素子部Ｃを形成して第２図に示したような
半導体装置が完成する。これが本発明の絶縁層上の第１
の半導体基板内に半導体素子部を形成する工程に該当す
る。

すなわち、上記実施例では、金属シリサイドがなる低抵
抗の領域２２を絶縁層２３を介して支持基板２４上に形
成しているため、コレクタ直列抵抗が低減（半導体素子
自身の寄生抵抗が低減すること）でき（従来２０Ω／口
が限界であったものが１Ω／口以下に低減できた）、半
導体素子のスイッチングスピードを向上させることがで
きる。　なお、上記実施例では、低抵抗の領域２２を金
属シリサイド層で構成する場合について説明したが、本
発明はこれに限定されるものではなく、例えばＷｌＭｏ
等の高融点で低抵抗の金属層で構成する場合であっても
よく、この場合金属シリサイド層で形成する場合と同様
ＣＶＤ法、スパッター法、蒸着法等の方法により形成す
ることができる。

上記実施例では、絶縁層２３を、気相成長法により低抵
抗の領域２２上に堆積して形成する場合について説明し
たが、本発明はこれに限定されるものではなく、低抵抗
の領域を金属シリサイドで構成して、低抵抗の領域を熱
酸化することにより形成する場合であってもよい。

上記実施例は、基板２１を研磨により選択的に除去して
薄くなるように形成する場合について説明したが、本発
明はこれに限定されるものではなく、基板２１をウェッ
トエツチング等により選択的に除去して薄く形成する場
合であってもよく、具体的には、第３図に示すように基
板２１を、高濃度（ｎ°型）の半導体層２５ａ（比抵抗
が０．０００１〜０．００１Ω・ｃｍである）と、高濃
度の半導体層２５ａより膜厚が薄く低濃度（ｎ−型）の
半導体層２５ｂとで構成し、ウェットエツチングにより
ｎ゛型の半導体層２５ａを除去して基板２１を薄くする
場合である。

この時、ＨＦ５ＨＮＯ３およびＣＨ，Ｃ０ＯＨをｌ：３
：８の割合で混合してなるエツチング液によりｎ−型の
半導体層２５ｂとｎ゛型の半導体ｊＷ２５ａの不純物濃
度差を利用してｎ゛型の半導体層２５ａのエッチバック
除去が行われる。

また、アルシカ盲ノン容ン夜にＡｆｆｉ、　０３よりな
るスラリーを混合した研磨液により、機械的・化学的に
基板２１を研磨して薄く形成する場合であってもよい。

上記実施例は、第２図に示すように半導体素子部Ｃをバ
イポーラトランジスタで構成する場合について説明した
が、本発明はこれに限定されるものではなく、半導体素
子であればよく、具体的には例えば第４図に示すような
縦型ＭＯＳトランジスタで構成する場合であってもよい
。

ここで、第４図において、第２図と同一符号は同一また
は相当部分を示し、３１はソース領域で、Ｐ゛型の領域
とｎ゛型の領域とから構成さている。

３２は例えばＳｉからゲート電極、３３はｎ゛型のコン
タク）？Ｊ域で、外部配線（図示せず）と低抵抗の領域
２２とをコンタクトする領域として機能するものである
。低抵抗の領域２２はドレイン領域として機能しうるも
のである。

〔効　果〕

本発明によれば、コレクタ直列抵抗を低域して半導体素
子のスイッチングスピードを向上させることができ、良
好な性能の半導体装置を得ることができるという効果が
ある。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の製造方法の一実施例
を説明する図、 第２図は一実施例の製造方法によって得られた半導体装
置の構造を示す断面図、 第３図は本発明に係る半導体装置の製造方法の他の実施
例の製造方法を説明する図、 第４図は他の実施例の製造方法によって得られた半導体
装置の構造を示す断面図、 第５図は従来の半導体装置の製造方法の一例を説明する
図である。 ２１・・・・・・基板、 ２２・・・・・・低抵抗の領域、 ２３・・−・・・絶縁層、 ２４・・・・・・支持基板。

Claims (1)

1. 【特許請求の範囲】 　第１の半導体基板上に導電層と絶縁層とを順次形成す
   る工程と、 該絶縁層上に第２の半導体基板を接着する工程と、 前記第１の半導体基板の接着面と反対側の主面を選択的
   に除去する工程と、 前記絶縁層上の前記第１の半導体基板内に半導体素子部
   を形成する工程とを含むことを特徴とする半導体装置の
   製造方法。