JPS6360478B2 - - Google Patents
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- JPS6360478B2 JPS6360478B2 JP58124118A JP12411883A JPS6360478B2 JP S6360478 B2 JPS6360478 B2 JP S6360478B2 JP 58124118 A JP58124118 A JP 58124118A JP 12411883 A JP12411883 A JP 12411883A JP S6360478 B2 JPS6360478 B2 JP S6360478B2
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- JP
- Japan
- Prior art keywords
- circuit
- voltage
- power supply
- bubble
- voltage drop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、磁気バブルメモリのアクセス時に電
源電圧が低下した場合にバブルメモリに格納され
たデータを保護しうるバブルメモリのデータ保護
装置に関し、特に電源電圧の低下によつてバブル
メモリのドライバが誤動作してバブルメモリのデ
ータを破壊しない様にしたバブルメモリのデータ
保護装置に関する。
源電圧が低下した場合にバブルメモリに格納され
たデータを保護しうるバブルメモリのデータ保護
装置に関し、特に電源電圧の低下によつてバブル
メモリのドライバが誤動作してバブルメモリのデ
ータを破壊しない様にしたバブルメモリのデータ
保護装置に関する。
従来技術
磁気バブルメモリは、記憶内容の保持に電源を
要しない不揮発性メモリであり、大容量化が可能
なことから、盛んに利用されている。近年係るバ
ブルメモリは、カセツト状に構成され、本体に設
けられたバブルカセツトアダプターに着脱するこ
とにより、バブルカセツトのデータのアクセス
（読出し／書込み）を行つている。第１図は係る
バブルメモリとバブルカセツトアダプターの構成
図であり、バブルカセツトアダプター１は、デー
タ処理を行うマイクロプロセツサ（MPU）１０
と、制御プログラムを格納するリードオンリーメ
モリ（ROM）１１と、データの格納のためのラ
ンダムアクセスメモリ（RAM）１２と、直一並
列変換を行うシリパラ変換回路（Ｓ／Ｐ）１３
と、本体側とデータのやりとりを行うためのドラ
イバ／レシーバ（DR／RV）１４と、データ出
力回路（DO）１５と、バブルメモリ駆動回路
（BDV）１６と、データ入力回路（DI）１７と、
これらを接するデータ・アドレスバス（BUS）
１８とで構成されている。バブルカセツト２は、
バブルデバイス２０を含む。本体側から書込み又
は読出し命令がDR／RV１４に与えられると、
Ｓ／Ｐ１３で直一並列変換され、BUS１８を介
しMPU１０に通知される。MPU１０はROM１
１に格納された制御プログラムに従い、BUS１
８を介し動作指令（起動命令、アクセスアドレ
ス）を出力回路DO１５に発し、駆動回路BDV１
６を駆動せしめ、バブルデバイス２０を駆動し
て、所定の読出し又は書込みを行う。読出しを行
う場合には、バブルデバイス２０の読出しデータ
は入力回路DI１７、BUS１８を介しRAM１２に
格納された後、MPUがBUS１８を介しＳ／Ｐ１
３、DR／RV１４を通して本体側にRAM１２の
読出しデータを転送せしめる。
要しない不揮発性メモリであり、大容量化が可能
なことから、盛んに利用されている。近年係るバ
ブルメモリは、カセツト状に構成され、本体に設
けられたバブルカセツトアダプターに着脱するこ
とにより、バブルカセツトのデータのアクセス
（読出し／書込み）を行つている。第１図は係る
バブルメモリとバブルカセツトアダプターの構成
図であり、バブルカセツトアダプター１は、デー
タ処理を行うマイクロプロセツサ（MPU）１０
と、制御プログラムを格納するリードオンリーメ
モリ（ROM）１１と、データの格納のためのラ
ンダムアクセスメモリ（RAM）１２と、直一並
列変換を行うシリパラ変換回路（Ｓ／Ｐ）１３
と、本体側とデータのやりとりを行うためのドラ
イバ／レシーバ（DR／RV）１４と、データ出
力回路（DO）１５と、バブルメモリ駆動回路
（BDV）１６と、データ入力回路（DI）１７と、
これらを接するデータ・アドレスバス（BUS）
１８とで構成されている。バブルカセツト２は、
バブルデバイス２０を含む。本体側から書込み又
は読出し命令がDR／RV１４に与えられると、
Ｓ／Ｐ１３で直一並列変換され、BUS１８を介
しMPU１０に通知される。MPU１０はROM１
１に格納された制御プログラムに従い、BUS１
８を介し動作指令（起動命令、アクセスアドレ
ス）を出力回路DO１５に発し、駆動回路BDV１
６を駆動せしめ、バブルデバイス２０を駆動し
て、所定の読出し又は書込みを行う。読出しを行
う場合には、バブルデバイス２０の読出しデータ
は入力回路DI１７、BUS１８を介しRAM１２に
格納された後、MPUがBUS１８を介しＳ／Ｐ１
３、DR／RV１４を通して本体側にRAM１２の
読出しデータを転送せしめる。
このようにバブルメモリを直接制御するのはバ
ブルメモリ駆動回路１６であり、従来の構成を第
２図に示す。バブルデバイス２０のコイルを駆動
するコイルドライバ１６ｂをコイル駆動シーケン
ス制御回路１６ａがシーケンス制御して、コイル
ドライバ１６ｂを以つてバブルデバイス２０のコ
イルを励磁し、回転磁界を発生し、バブルを転送
する。シーケンス制御回路１６ａはMPU１０の
起動信号STによつてシーケンス制御を開始し、
MPU１０の停止信号SPによつてシーケンス制御
を停止する。一方、MPU１０からは読出し命令、
アドレス等のフアンクシヨン信号FSがフアンク
シヨンドライバ１６ｃに到来し、フアンクシヨン
ドライバ１６ｃがバブルデバイス２０のフアンク
シヨン（読出し）制御を行うことによつてバブル
デバイス２０から所定のアドレスの格納データが
読出される。
ブルメモリ駆動回路１６であり、従来の構成を第
２図に示す。バブルデバイス２０のコイルを駆動
するコイルドライバ１６ｂをコイル駆動シーケン
ス制御回路１６ａがシーケンス制御して、コイル
ドライバ１６ｂを以つてバブルデバイス２０のコ
イルを励磁し、回転磁界を発生し、バブルを転送
する。シーケンス制御回路１６ａはMPU１０の
起動信号STによつてシーケンス制御を開始し、
MPU１０の停止信号SPによつてシーケンス制御
を停止する。一方、MPU１０からは読出し命令、
アドレス等のフアンクシヨン信号FSがフアンク
シヨンドライバ１６ｃに到来し、フアンクシヨン
ドライバ１６ｃがバブルデバイス２０のフアンク
シヨン（読出し）制御を行うことによつてバブル
デバイス２０から所定のアドレスの格納データが
読出される。
一方、これらの動作電圧は、外部から供給され
る24Vの電圧を電源回路１６ｄで5VのTTLレベ
ルに落し、シーケンス制御回路１６ａ、コイルド
ライバ１６ｂ、フアンクシヨンドライバ１６ｃに
送られ、その動作に供される。この24Vの電源電
圧が低下すると、各回路が誤動作し、バブルデバ
イス２０のデータが破壊されるおそれがあるた
め、従来電圧低下検出回路１６ｅを設け、24Vの
電源電圧又は5Vの動作電圧が所定レベルより低
下すると、MPU１０に電圧低下検出信号VDSを
出力していた。これによりMPU１０は停止信号
SPをシーケンス制御回路１６ａに送りシーケン
ス制御を終了せしめ、バブルデバイス２０のバブ
ルを停止せしめた後、電圧低下検出回路１６ｅが
動作禁止信号IHSを各ドライバ１６ｂ，１６ｃに
送出してこれらドライバの動作を禁止し、誤動作
を防止する様にしている。
る24Vの電圧を電源回路１６ｄで5VのTTLレベ
ルに落し、シーケンス制御回路１６ａ、コイルド
ライバ１６ｂ、フアンクシヨンドライバ１６ｃに
送られ、その動作に供される。この24Vの電源電
圧が低下すると、各回路が誤動作し、バブルデバ
イス２０のデータが破壊されるおそれがあるた
め、従来電圧低下検出回路１６ｅを設け、24Vの
電源電圧又は5Vの動作電圧が所定レベルより低
下すると、MPU１０に電圧低下検出信号VDSを
出力していた。これによりMPU１０は停止信号
SPをシーケンス制御回路１６ａに送りシーケン
ス制御を終了せしめ、バブルデバイス２０のバブ
ルを停止せしめた後、電圧低下検出回路１６ｅが
動作禁止信号IHSを各ドライバ１６ｂ，１６ｃに
送出してこれらドライバの動作を禁止し、誤動作
を防止する様にしている。
従来技術の問題点
しかしながら、従来の誤動作防止の構成では、
電源電圧が一度低下した後再び正常な動作に復帰
した場合、コイル、フアンクシヨンドライバの動
作が禁止されないから、これらドライバが誤動作
し、バブルデバイスの格納データを破壊するおそ
れがあるという欠点があつた。
電源電圧が一度低下した後再び正常な動作に復帰
した場合、コイル、フアンクシヨンドライバの動
作が禁止されないから、これらドライバが誤動作
し、バブルデバイスの格納データを破壊するおそ
れがあるという欠点があつた。
発明の目的
本発明の目的は、電源電圧が低下した後復帰し
てもドライバの誤動作の発生を防止して、バブル
メモリのデータを保護しうるバブルメモリのデー
タ保護装置を提供するにある。
てもドライバの誤動作の発生を防止して、バブル
メモリのデータを保護しうるバブルメモリのデー
タ保護装置を提供するにある。
発明の概要
本発明では、電源回路（電圧供給回路）の前段
に入力電源保持回路を設け、電圧低下検出回路の
電圧低下検出信号によつて入力電源保持回路の保
持を解除する様にしている。このため、電源回路
への電源電圧の印加が切断されるから、電源回路
の出力電圧は除々に低下し、電源電圧が再び正常
状態に復帰しても出力電圧は低下することになる
から、電圧低下検出回路は禁止信号を出力し続
け、ドライバの誤動作を防止することができる。
に入力電源保持回路を設け、電圧低下検出回路の
電圧低下検出信号によつて入力電源保持回路の保
持を解除する様にしている。このため、電源回路
への電源電圧の印加が切断されるから、電源回路
の出力電圧は除々に低下し、電源電圧が再び正常
状態に復帰しても出力電圧は低下することになる
から、電圧低下検出回路は禁止信号を出力し続
け、ドライバの誤動作を防止することができる。
実施例
以下本発明を実施例により詳細に説明する。
第３図は本発明の一実施例ブロツク図であり、
図中第２図と同一のものは同一の記号で示してあ
る。１６ｆは入力電源保持回路であり、電源回路
１６ｄの前段に設けられ、24Vの電源の電源回路
１６ｄへの供給を保持するものであり、電圧低下
検出回路１６ｅの電圧低下検出信号VDSでその
保持が解除されるものである。入力電源保持回路
１６ｆは、電圧低下検出信号VDSがベースに入
力されるトランジスタTRと、これに接続される
リレーRL、抵抗Ｒで構成され、リレーRLの第１
の接点rl1はリレーRLとトランジスタTRの間に
設けられ、リレーRLの第２の接点rl2は保持回路
１６ｆの入力側と出力側との間に設けられる。
SW１，SW２は各々手動スイツチの接点であり、
スイツチSW１は常開式のものでオンスイツチを
構成し、スイツチSW２は常閉式のものでオフス
イツチを構成する。
図中第２図と同一のものは同一の記号で示してあ
る。１６ｆは入力電源保持回路であり、電源回路
１６ｄの前段に設けられ、24Vの電源の電源回路
１６ｄへの供給を保持するものであり、電圧低下
検出回路１６ｅの電圧低下検出信号VDSでその
保持が解除されるものである。入力電源保持回路
１６ｆは、電圧低下検出信号VDSがベースに入
力されるトランジスタTRと、これに接続される
リレーRL、抵抗Ｒで構成され、リレーRLの第１
の接点rl1はリレーRLとトランジスタTRの間に
設けられ、リレーRLの第２の接点rl2は保持回路
１６ｆの入力側と出力側との間に設けられる。
SW１，SW２は各々手動スイツチの接点であり、
スイツチSW１は常開式のものでオンスイツチを
構成し、スイツチSW２は常閉式のものでオフス
イツチを構成する。
次に第３図構成の動作を説明すると、スイツチ
SW１，SW２が動作されていない時は図の状態
にあり、電源24Vは電源回路１６ｄに供給されな
い。オンスイツチSW１が押下されると、トラン
ジスタTRのベースには抵抗Ｒを介し電位が付与
されているので、トランジスタTRがオンし、リ
レーRLのコイルに電流が流れ、励磁されて、リ
レーRLの接点rl1，rl2を閉とする。これによりリ
レーRLとトランジスタTRの接続が保持され、
以降オンスイツチSW１を開としてもリレーRL
は励磁されたままとなる。又、接点rl2が閉とな
るので、24V電源はスイツチSW２、接点rl2を介
し電源回路１６ｄへ供給される。このため電源回
路１６ｄが各回路、ドライバ１６ａ〜１６ｃに動
作電圧が供給され、以降、MPU１０から起動信
号STがシーケンス制御回路１６ａを起動し、ド
ライバ１６ｂによりバブルデバイス２０の励磁コ
イルを所定のシーケンスで励磁せしめ、回転磁界
を発生し、バブルを転送せしめる。MPU１０は
バブルへのアクセスが必要な時、フアンクシヨン
信号FSをドライバ１６ｃに送り、ドライバ１６
ｃによりバブルデバイス２０に所定の読出し／書
込みを行なう。
SW１，SW２が動作されていない時は図の状態
にあり、電源24Vは電源回路１６ｄに供給されな
い。オンスイツチSW１が押下されると、トラン
ジスタTRのベースには抵抗Ｒを介し電位が付与
されているので、トランジスタTRがオンし、リ
レーRLのコイルに電流が流れ、励磁されて、リ
レーRLの接点rl1，rl2を閉とする。これによりリ
レーRLとトランジスタTRの接続が保持され、
以降オンスイツチSW１を開としてもリレーRL
は励磁されたままとなる。又、接点rl2が閉とな
るので、24V電源はスイツチSW２、接点rl2を介
し電源回路１６ｄへ供給される。このため電源回
路１６ｄが各回路、ドライバ１６ａ〜１６ｃに動
作電圧が供給され、以降、MPU１０から起動信
号STがシーケンス制御回路１６ａを起動し、ド
ライバ１６ｂによりバブルデバイス２０の励磁コ
イルを所定のシーケンスで励磁せしめ、回転磁界
を発生し、バブルを転送せしめる。MPU１０は
バブルへのアクセスが必要な時、フアンクシヨン
信号FSをドライバ１６ｃに送り、ドライバ１６
ｃによりバブルデバイス２０に所定の読出し／書
込みを行なう。
この間中、電圧低下検出回路１６ｅは、電源電
圧（24V）及び動作電圧（5V）を鑑視し、いず
れかが所定レベル低下すると電圧低下検出信号
VDSを発する。検出信号VDSはMPU１０へ通知
され、MPU１０は停止信号SPをシーケンス制御
回路１６ａへ送出する。これとともに検出信号
VDSは保持回路１６ｆのトランジスタTRのベー
スに入力し、トランジスタTRをオフする。これ
によつて、リレーRLの励磁が解除され、接点
rl1，rl2を開とする。このため、電源回路１６ｄ
への電源電圧24Vの供給は切られる。電源回路１
６ｄは内部のコンデンサによつて電源の供給が切
られても一定時間一定レベルの出力電圧を出力で
きるから、その間にシーケンス制御回路１６ａは
バブルの転送を停止させる所定の終了シーケンス
を行うことができ、それ以降出力電圧は低下す
る。一方、電圧低下検出回路１６ｅは前述のシー
ケンス終了でバブルの転送が停止した後、禁止信
号IHSを出力し、両ドライバ１６ｂ，１６ｃの動
作を禁止する。この後再び電源電圧が正常な状態
に回復しても、電源回路１６ｄへの供給がカツト
されているので、電源回路１６ｄの出力電圧は正
常な動作電圧以下となつているから、電圧低下検
出回路１６ｅは検出信号VDS及び禁止信号IHS
を出力し続ける。このため、各回路、ドライバの
動作は行なわれないから、これらが誤動作を生じ
ることなく、バブルデバイス２０へ悪影響を及ぼ
さない。
圧（24V）及び動作電圧（5V）を鑑視し、いず
れかが所定レベル低下すると電圧低下検出信号
VDSを発する。検出信号VDSはMPU１０へ通知
され、MPU１０は停止信号SPをシーケンス制御
回路１６ａへ送出する。これとともに検出信号
VDSは保持回路１６ｆのトランジスタTRのベー
スに入力し、トランジスタTRをオフする。これ
によつて、リレーRLの励磁が解除され、接点
rl1，rl2を開とする。このため、電源回路１６ｄ
への電源電圧24Vの供給は切られる。電源回路１
６ｄは内部のコンデンサによつて電源の供給が切
られても一定時間一定レベルの出力電圧を出力で
きるから、その間にシーケンス制御回路１６ａは
バブルの転送を停止させる所定の終了シーケンス
を行うことができ、それ以降出力電圧は低下す
る。一方、電圧低下検出回路１６ｅは前述のシー
ケンス終了でバブルの転送が停止した後、禁止信
号IHSを出力し、両ドライバ１６ｂ，１６ｃの動
作を禁止する。この後再び電源電圧が正常な状態
に回復しても、電源回路１６ｄへの供給がカツト
されているので、電源回路１６ｄの出力電圧は正
常な動作電圧以下となつているから、電圧低下検
出回路１６ｅは検出信号VDS及び禁止信号IHS
を出力し続ける。このため、各回路、ドライバの
動作は行なわれないから、これらが誤動作を生じ
ることなく、バブルデバイス２０へ悪影響を及ぼ
さない。
発明の効果
以上説明した様に本発明によれば、バブルメモ
リの駆動回路に動作電圧を供給する電圧供給回路
の前段に入力電源保持回路を設け、電圧低下検出
回路の電圧低下検出信号により入力電源保持回路
の保持を解除して、電圧供給回路への電源電圧の
供給をカツトしているので、電源電圧が一度低下
し再び正常状態に回復する様な事態が生じても、
駆動回路の動作が禁止され、誤動作の防止が可能
となるという効果を奏する。又、電源電圧が低下
したままの場合も誤動作防止が可能となり、バブ
ルメモリの格納データを破壊することがないとい
う効果も奏する。更に、そのための構成も容易で
あり、実用上極めて有用である。
リの駆動回路に動作電圧を供給する電圧供給回路
の前段に入力電源保持回路を設け、電圧低下検出
回路の電圧低下検出信号により入力電源保持回路
の保持を解除して、電圧供給回路への電源電圧の
供給をカツトしているので、電源電圧が一度低下
し再び正常状態に回復する様な事態が生じても、
駆動回路の動作が禁止され、誤動作の防止が可能
となるという効果を奏する。又、電源電圧が低下
したままの場合も誤動作防止が可能となり、バブ
ルメモリの格納データを破壊することがないとい
う効果も奏する。更に、そのための構成も容易で
あり、実用上極めて有用である。
尚、本発明を一実施例により説明したが、本発
明の主旨の範囲内で種々の変形が可能であり、こ
れらを本発明の範囲から排除するものではない。
明の主旨の範囲内で種々の変形が可能であり、こ
れらを本発明の範囲から排除するものではない。
第１図は一般的なバブルメモリの制御回路構成
図、第２図は従来のバブルメモリのデータ保護方
式説明図、第３図は本発明の一実施例ブロツク図
である。 図中、１……バブルアダプタ（バブル制御回
路）、２……バブルカセツト、１０……マイクロ
プロセツサ、１６……バブル駆動回路、２０……
バブルデバイス、１６ｂ，１６ｃ……ドライバ
（駆動回路）、１６ｄ……電圧供給回路、１６ｃ…
…電圧低下検出回路、１６ｆ……入力電源保持回
路。
図、第２図は従来のバブルメモリのデータ保護方
式説明図、第３図は本発明の一実施例ブロツク図
である。 図中、１……バブルアダプタ（バブル制御回
路）、２……バブルカセツト、１０……マイクロ
プロセツサ、１６……バブル駆動回路、２０……
バブルデバイス、１６ｂ，１６ｃ……ドライバ
（駆動回路）、１６ｄ……電圧供給回路、１６ｃ…
…電圧低下検出回路、１６ｆ……入力電源保持回
路。
Claims (1)
- １ バブルメモリを駆動する駆動回路と、該駆動
回路に動作電圧を供給する電圧供給回路と、該動
作電圧の電圧低下を検出する検出回路とを有し、
該検出回路の電圧低下検出信号に基いて該駆動回
路の誤動作を防止して該バブルメモリのデータを
保護するバブルメモリのデータ保護装置におい
て、電圧低下検出信号に応動するスイツチング素
子を有し該電圧低下検出信号の入力によりオン状
態のスイツチング素子をオフ状態に保持するとと
もに該スイツチング素子をリセツトするまで該ス
イツチング素子のオフ状態を継続保持せしめる入
力電源保持回路を該電圧供給回路の前段に設け、
該電圧低下検出信号により該入力電源保持回路の
オン状態を解除することを特徴とするバブルメモ
リのデータ保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124118A JPS6015891A (ja) | 1983-07-08 | 1983-07-08 | バブルメモリのデータ保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124118A JPS6015891A (ja) | 1983-07-08 | 1983-07-08 | バブルメモリのデータ保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6015891A JPS6015891A (ja) | 1985-01-26 |
| JPS6360478B2 true JPS6360478B2 (ja) | 1988-11-24 |
Family
ID=14877365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58124118A Granted JPS6015891A (ja) | 1983-07-08 | 1983-07-08 | バブルメモリのデータ保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015891A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61204886A (ja) * | 1985-03-06 | 1986-09-10 | Fujitsu Ltd | 磁気バブルメモリの制御回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457845A (en) * | 1977-10-15 | 1979-05-10 | Fujitsu Ltd | Control system for magnetic bubble |
-
1983
- 1983-07-08 JP JP58124118A patent/JPS6015891A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6015891A (ja) | 1985-01-26 |
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