JPS6361355A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ ＜Ｓ乗上の利用分野） この発明は１チツプ・マイクロコンピュータなどのデー
タ処理装置に係り、特に８ビット並列処理を行なう８ビ
ットマイクロコンピユータにおいて、例えば４ビット単
位でのデータの入出力操作が容易に行なえるようにした
改良が関する。

（従来の技術） 従来、８ビット並列処理を行なう１チツプ・マイクロコ
ンピュータにおいて、８ビットの半分である４ビット単
位で、すなわちニブルψ位でデータの入出力操作を行な
おうとする場合にはソフトウェアの負担が大きくなると
いう欠点がある。

第２図は従来の８ビット並列処理型（バイト処理型、こ
こでは８ビットをバイトと称する）の１チツプ・マイク
ロコンピュータのデータ入出力回路部分の構成を示す回
路図である。図において、３１は内部データバス、３２
及び３３はレジスタ、３４はメモリ、３５はそれぞれ各
１ビットの入出力ボートを構成する１ビットラツチであ
る。上記８個の１ビットラツチ３５には例えばＯ番地の
アドレスが予め付されている。３６はこれら１ビットラ
ツチ３５を同時にアドレス指定する、アドレスデコーダ
の一部分を構成するデコーダであり、このデコーダ３６
は８ビットのアドレスＡＯないしＡ７が供給される入力
反転形式のアンドゲート３７と、このアンドゲート３７
の出力及びデータの入出力の際に“１ルベルに活性化さ
れる制御信号ＷＲが供給されるアンドゲート３８とで構
成されている。そして、上記デコーダ３６のデコード出
力は上記８個の各１ビットラツチ３５に並列に供給され
る。

このような構成のマイクロコンピュータにおいて、ニブ
ル単位でデータの入出力操作を行なう必要が生じるのは
、例えば４相のステッピングモータを回転駆動する場合
などである。すなわち、４相のステッピングモータ駆動
の際には、４ビットのデータを順次発生し、マイクロコ
ンピュータの入出力ボートに書き込む必要がある。

ところで、上記従来のマイクロコンピュータでニブルデ
ータの処理を行なう場合、一般には、入出力ボートにバ
イトデータを読み込み、内部でニブル処理を行ない、入
出力ボートにバイトデータを書き込む必要がある。例え
ば、入出力ボート上のデータのうち、その一部をメモリ
３４上にあるニブルデータで書き換える場合の処理シー
ケンスは次のようになる。

■　８１１ｍの１ビットラツチ３５の内容をレジスタ３
２に格納する。

■　レジスタ３２の内容と上位４ビットが“１”レベル
、下位４ビットが“０″レベルのデータ（１１１１００
００）とのアンド論理を取り、その結果を再びレジスタ
３２に格納する。

■　メモリ３４の内容をレジスタ３３に格納する。

■　レジスタ３３の内容と上位４ビットが“０″レベル
、下位４ビットが“１”レベルのデータ（００００１１
１１）とのアンド論理を取り、その結果を再びレジスタ
３３に格納する。

■　レジスタ３２の内容とレジスタ３３の内容とのオア
論理を取り、その結果を再びレジスタ３２に格納する。

■　レジスタ３２の内容を８個の１ビットラツチ３５に
書き込む。

このように従来では、ニブルデータを入出力ボートに書
き込む場合にかなりのプログラムシーケンスが必要とな
り、一般的にニブル単位でデータの入出力操作を行なお
うとするとソフトウェアの負担が大きくなるという欠点
がある。

（発明が解決しようとする問題点） このように従来のバイト処理型のデータ処理装置は、ニ
ブル単位でデータの入出力操作を行なう際にソフトウェ
アの負担が大きくなるという欠点がある この発明は上記のような事情を考慮してなされたもので
あり、その目的は、バイト処理型のデータ処理装置でニ
ブル単位のデータ入出力操作を行なう際に、ソフトウェ
アの負担を軽くすることができるデータ処理装置を提供
することにある。

［発明の構成］ （１ｍ題点を解決するための手段） この発明のデータ処理装置は、内部データバスと、それ
ぞれ上記内部データバスとの間で相互に１ビットデータ
の授受を行ない、少なくとも二つの群に分けられ、全て
のものに対しては特定の一つのアドレスが付され、かつ
二つの群のそれぞれに対して上記アドレスとは異なりか
つ互いに異なるアドレスが付された複数個の入出力ラッ
チ回路と、アドレス入力に基づいて上記複数個の全ての
入出力ラッチ回路を同時に選択するかもしくは二つの群
のいずれか一方を選択するアドレスデコード回路とから
構成されている。

（作用ン この発明のデータ処理装置では、複数個の入出力ラッチ
回路を二つの群に分け、全ての入出力ラッチ回路に対し
ては特定の一つのアドレスを付し、かつ二つの群のそれ
ぞれに対して上記アドレスとは異なりかつ互いに異なる
アドレスを付すことにより、１回のアドレス指定により
入出力ボートに対してバイト単位でもニブル単位でもデ
ータを書き込むことができるようにしている。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係るデータ処理装置の要部の構成を
示す回路図である。図において、１１は内部データバス
、１２及び１３はレジスタ、１４はメモリ、１５Ａない
し１５Ｈはそれぞれ各１ビットの入出力ボートを構成す
る１ビットラツチである。これら８個の１ビットラツチ
１５Ａないし１５１−１の全てには２番地のアドレスが
、また、４ｍの１ビットラツチ１５Ａないし１５０には
１番地のアドレスが、４個の１ビットラツチ１５Ｅない
し１５Ｈには０番地のアドレスがそれぞれ予め付されて
いる。

１６はこれら１ビットラツチ１５Ａないし１５Ｈをアド
レス指定するアドレスデコーダの一部分を構成するデコ
ーダであり、このデコーダ１６は８ビットのアドレスＡ
ＯないしＡ７の下位２ビットのＡＯとＡ１を除いた残り
が供給される入力反転形式のアンドゲート２１、このア
ンドゲート２１の出力、データの入出力の際に“１”レ
ベルに活性化される制御信号ＷＲ及び最下位ビットのア
ドレスＡＯの反転アドレスが供給されるアンドゲート２
２、アドレスＡ１とアドレスＡＯの反転アドレスが供給
されるアンドゲート２３、アドレスＡＯとアドレスＡ１
の反転アドレスが供給されるアンドゲート２４、上記両
アンドゲート２３．２４の出力が供給されるオアゲート
２５、このオアゲート２５の出力と上記制御信号ＷＲ及
び上記アンドゲート２１の出力が供給されるアンドゲー
ト２θとで構成されている。そして、上記アンドゲート
２６の出力は上記４個の各１ビットラツチ１５Ａないし
１５Ｄに並列に供給され、アンドゲート２２の出力は上
記４個の各１ビットラツチ１５Ｅないし１５Ｈに並列に
供給されている。上記１ビットラツチ１５Ａないし１５
Ｈは上記アンドゲート２６もしくは２２の出力が１”レ
ベルにされる際に、外部からの書き込みデータもしくは
内部バス１１上のデータを一時的にラッチする。

このような構成において、８ビットのアドレスＡＯない
しＡ７が全て“０”レベルにされる時、すなわちデコー
ダ１６で０１地がアドレス指定されるときには、４個の
１ビットラツチ１５Ｅないし１５Ｈのみでデータのラッ
チが可能にされる。すなわち、アドレスＡＯないしＡ７
が全て０”レベルのとき、デコーダ１６内のアンドゲー
ト２１の出力は“１″レベルである。また、アドレスＡ
Ｏの反転アドレスは“１″レベルである。従って、１１
″レベルの制御信号ＷＲが入力すれば、アンドゲート２
２の出力も“１ｎレベルとなり、これにより４個の１ビ
ットラツチ１５Ｅないし１５Ｈが選択され、それぞれが
対応する外部データもしくは内部データバス１１上の各
１ビットデータを一時的にラッチする。このとき、アン
ドゲート２３．２４の出力は共に“０″レベルであり、
これに続くオアゲート２５の出力も“Ｏ１１レベルであ
るために、制御信号ＷＲが入力してもアンドゲート２６
の出力は“１″レベルとはならず、残り４個の１ビット
ラツチ１５Ａないし１５Ｄは選択されない。

次に８ビットのアドレスＡＯないしＡ７のうち最下位ビ
ットのＡＯのみが“１″レベルにされる時、すなわちデ
コーダ１６で１番地がアドレス指定されるときには、上
記とは異なる４ＷＡの１ビットラツチ１５Ａないし１５
Ｄのみでデータのラッチが可能にされる。すなわち、ア
ドレスＡＯが“１”レベルで、Ａ１が“０″レベルのと
き、デコーダ１６内のアンドゲート２４の出力は“１″
レベルであり、これに続くオアゲート２５の出力もパ１
″レベルである。他方、前記と同様にアドレスＡ２ない
しＡ７が入力するアンドゲート２１の出力も“１″レベ
ルである。従って、“１″レベルの制御信号ＷＲが入力
すれば、アンドゲート２６の出力が“１″レベルとなり
、これにより４１１１の１ビットラツチ１５Ａないし１
５Ｄが選択され、それぞれが対応する外部データもしく
は内部データバス１１上の各１ビットデータを一時的に
ラッチする。このとき、１”レベルになっているアドレ
スＡＯの反転アドレスが入力するアンドゲート２２では
、制御信号ＷＲが入力してもその出力は“１”レベルと
はならない。従って、残り４ｆＩｉｌの１ビットラツチ
１５Ｅないし１５Ｈは選択されない。

次に８ビットのアドレスＡ○ないしＡ７のうちＡ１のみ
が゛１パレベルにされる時、すなわちデコーダ１６で２
番地がアドレス指定されるときには、８個の全ての１ビ
ットラツチ１５Ａないし１５Ｈでデータのラッチが可能
にされる。すなわち、アドレスＡ１が゛１″レベルで、
ＡＯが“０″レベルのとき、デコーダ１６内のアンドゲ
ート２３の出力は１１１　ＩＴレベルであり、これに続
くオアゲート２５の出力も゛１″レベルである。他方、
前記と同様にアドレスＡ２ないしＡ７が入力するアンド
ゲート２１の出力も“１″レベルである。従って、０１
パレベルの制御信＠ＷＲが入力すれば、アンドゲート２
６の出力が“１″レベルとなり、これにより４個の１ビ
ットラツチ１５Ａないし１５Ｄが選択される。

さらにこのとき、アンドゲート２１の出力が″１″レベ
ルであるため、″０″レベルになっているアドレスＡＯ
の反転アドレスが入力するアンドゲート２２では、“１
ルベルの制御信号ＷＲが入力すると、その出力は゛′１
″レベルとなる。従って、残り４個の１ビットラツチ１
５Ｅないし１５Ｈも選択される。すなわち、この場合に
は８個の全ての１ビットラツチ１５Ａないし１５Ｈが同
時に選択され、それぞれが対応する外部データもしくは
内部データバス１１上の各１ビットデータを一時的にラ
ッチする。

ここで、上記実施例装置において、従来の場合と同様に
、メモリ１４上にあるニブルデータを、３群の１ビット
ラツチ１５Ａないし１５Ｄと１５Ｅないし１５Ｈのうち
のいずれか一方に書き込む場合には、アドレスの０番地
もしくは１番地を指定するだけでよい。この結果、ニブ
ルデータを入出力ボートに書き込む場合のプログラムシ
ーケンスが従来の６ステツプに対して１ステツプとなり
、ニブル単位でのデータの入出力操作を行なう際のソフ
トウェアの負担を、わずかな回路の追加により大幅に減
少させることができ、かつデータ処理を高速に行なうこ
とができる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、上記実施例では８個の１ビットラツチ１５を３群に分
け、８１１１ｉ１の全ての１ビットラツチ１５に対して
は２番地を、３群に分けた一方に対しては１番地を、他
方に対しては０番地をそれぞれ付した場合について説明
したが、これは複数個の１ビットラツチを３群以上に分
け、それぞれに対して異なる番地を付し、しかも全ての
１ビットラツチに対して上記の番地とは異なる番地を付
すように構成しても良いことはもちろんである。

いずれにしても、この発明のデータ処理装置は、従来装
置に比べてデコーダ１６に対してわずかな回路を追加す
るだけで実現することができる。

［発明の効果］ 以上説明したようにこの発明によれば、バイト処理型の
データ処理装置でニブル単位のデータ入出力操作を行な
う際に、ソフトウェアの負担を軽くすることができるデ
ータ処理装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は従来装置の回路図である。 １１・・・内部データバス、１２．１３・・・レジスタ
、１４・・・メモリ、ｉ５Ａ〜１５Ｈ・・・１ビットラ
ツチ、１６・・・デコーダ、２１．２２．２３．２４．
２６・・・アンドゲート、２５・・・オアゲート。

Claims (3)

【特許請求の範囲】
1. （１）、内部データバスと、それぞれ上記内部データバ
   スとの間で相互に１ビットデータの授受を行ない、少な
   くとも二つの群に分けられ、全てのものに対しては特定
   の一つのアドレスが付され、かつ二つの群のそれぞれに
   対して上記アドレスとは異なりかつ互いに異なるアドレ
   スが付された複数個の入出力ラッチ回路と、アドレス入
   力に基づいて上記複数個の全ての入出力ラッチ回路を同
   時に選択するかもしくは二つの群のいずれか一方を選択
   するアドレスデコード回路とを具備したことを特徴とす
   るデータ処理装置。
2. （２）前記複数個の入出力ラッチ回路が二つの群に分け
   られている特許請求の範囲１項に記載のデータ処理装置
   。
3. （３）前記複数個の全ての入出力ラッチ回路及び二つの
   群のそれぞれの入出力ラッチ回路が、下位２ビットのレ
   ベルが異なるアドレスの組合せに基づいてアドレス指定
   される特許請求の範囲第１項に記載のデータ処理装置。