JPH01196651A

JPH01196651A - マイクロコンピュータの入出力インターフェース

Info

Publication number: JPH01196651A
Application number: JP63020327A
Authority: JP
Inventors: Yutaka Fujita; 豊藤田
Original assignee: Tokyo Electric Co Ltd
Current assignee: Toshiba Tec Corp
Priority date: 1988-01-30
Filing date: 1988-01-30
Publication date: 1989-08-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はマイクロコンピュータにおけるＭＰＵのバスラ
インと各周辺機器との間に介挿された入出力インターフ
ェースに係わり、特に、システムプログラムによって該
当入出力インターフェースの専用メモリ領域を記憶部内
の任意番地に割付け可能としたマイクロコンピュータの
入出力インターフェースに関する。

［従来の技術］マイクロコンピュータに周辺機器から各種情報を入力し
たり、マイクロコンピュータから周辺機器へ各種情報を
出力する場合に、ＭＰＵ　（マイクロ−プロセッサ・ユ
ニット）のバスラインと各周辺機器との間に入出力イン
ターフェースを介在させて各種情報の授受を行なわせる
。このような入出力インターフェースのなかには、シス
テムプログラムによってその入出力インターフェースの
機能が可変設定できるようなものがある。このようなプ
ログラマブル機能を有した入出力インターフェースを複
数個使用して、各周辺機器との間で情報の授受を行なう
マイクロコンピュータは例えば第５図のように構成され
ている。

第５図において、各種情報を処理する８ビツト構成のＭ
ＰＵＩのＤＯ〜Ｄ７のデータバス２およびＡＯ〜Ａ１５
のアドレスバス３にはＲＡＭ４およびＲＯＭ５が接続さ
れ、ＤＯ〜Ｄ７のデータバス２およびＡ口、Ａｔのアド
レスバス３には図示しない周辺機器が接続される（１）
から（４）までの４個の入出力インターフェース６（イ
ンテル社製８２５５）が接続されている。また、ＭＰＵ
ＩからＲＡＭ４．ＲＯＭ５および各入出力インターフェ
ース６に書込信号ＷＲ，読出信号ＲＤが印加される。ま
た、リセット信号発生回路７から出力されるリセット信
号ＲＥＳＥＴはＭＰＵＩ、ＲＡＭ４、ＲＯＭ５のリセッ
ト端子へ印加される。

また、アドレスバス３にはＲＡＭ４およびＲＯＭ５に対
してそれぞれ動作可能状態を示すＣＳ（チップ・セレク
ト）信号を送出するデコーダ８、（１）から（４）のど
の入出力インターフェース６を動作可能にするかを選択
指定するためのデコーダ９が接続されている。そして、
デコーダ９から各入出力インターフェース６へそれぞれ
ＣＳＩ信号〜ＣＳ４信号が送出される。

第６は前記各入出力インターフェース６の内部構成図で
ある。この入出力インターフェース（インテル社製８２
５５）　６は４個のポート１０ａ。

１０ｂ、１０ｃ、１０ｄを冑しており、この４個のポー
ト１０ａ〜１０ｄはＡグループとＢグループとの２個の
グループにまとめられ、それぞれＩＤＢＯ〜ＩＤＢ７の
８ビツトの内部データバス１１を介して各グループ制御
部１２ａ、１２ｂにて制御される。各グループ制御部１
２ａ、１２ｂはそれぞれリードライト制御部１３からの
制御のもとに、内部データバス１１から制御情報を受取
って、０己の管轄下の各ポート１０ａ〜１０ｄに各種指
令を送出する。ＩＤＢＯ〜ＩＤＢ７の内部データバス］
１はデータバスバッファ１４を介してＭＰＵ１のＤｏ　
、Ｄ７のデータバス２に接続されている。

前記リードライト制御部１３には、この入出力インター
フェース６を動作状態に移行させ、ＭＰＵＩの制御下に
おくためのＣＳ信号、ＭＰＵ１から４個のポート１０ａ
〜１０ｄのうちの一つのポートを指定するためのアドレ
スＡＯ，Ａｔ。

リセット信号ＲＥＳＥＴ、書込信号ＷＲ１読出信号ＲＤ
が入力される。すなわち、このリードライト制御部１３
は、データや制御情報、ステータス情報などを内部、又
は外部に転送する機能を有し、ＭＰＵＩから各種制御信
号やアドレスバスから入力信号を受けて前記各グループ
制御部１２ａ。

１２ｂへ指令を送出する。

また、第７図は前記ＲＡＭ４．ＲＯＭ５等からなる記憶
部１４内に形成された各メモリ領域の番地情報（アドレ
ス情報）を示す図である。すなわち、［０００００］か
ら［ＦＰＦｌ’Ｐ　］　までの全アドレス領域に対して
１６にバイトのシステムプログラムを記憶するＲＯＭ領
域、同じく１６にバイトのＲＡＭ領域、［８０００１１
１から［ＰＦＦＩ’Ｆ　］までの人小出力インターフェ
ース用領が設定されている。

さらに、入出力インターフェース用領域には（１）　・
・・（４）の各入出力インターフェース６毎の専用メモ
リ領域１５が形成されている。そして、各専用メモリ領
域１５の先頭番地はそれぞれ［８０００Ｈ］［八へ〇Ｏ
Ｈ］　　［ＣＯＯＯＨ］　　［ＥＯＯＯ１ｌ　］となる
。

ＲＡＭ４．ＲＯＭ５等からなる記憶部１４が第７図に示
したようなメモリ構成を宵している場合、ＭＰＵＩのシ
ステムプログラムが記憶部１４における入出力インター
フェース用領域の各専用メモリ領域１５内の番地を指定
した状態において、該当専用メモリ領域１５に対応する
入出力インターフェース６へ動作ｎＪ能状態を示すＣＳ
信号が出力されるためには、第５図に示したデコーダ９
を例えば第８図の構成とする必要がある。

第８図に示す↑ＴＬ回路（ＳＮ７４１３８）で構成され
るデコーダ９には上位４桁のアドレスＡＩ２．　Ａ１３
．　Ａｌ１．　Ａ１５が入力される。すなわち、この上
位４桁のアドレスＡＩ２〜Ａ１５を指定すれば、目的と
する入出力インターフェース６に対してＣＳ信号が送出
される。しかして、システムプログラムが一つの専用メ
モリ領域１５の番地を指定すれば、該当する入出力イン
ターフェース６が自動的に動作可能状態に移行する。

［発明が解決しようとする課題］しかしながら、上記のように構成されたマイクロコンピ
ュータにおいても未だ解決すべき次のような課題があっ
た。すなわち、マイクロコンピュータのＲＯＭ５内に設
定されるシステムプログラムは、使用目的および各入出
力インターフェース６に接続される各周辺機器の種類に
よって変更される。当然各入出力インターフェース６を
制御するための記憶部］４内に形成された各専用メモリ
領域１５の記憶内容も変更される。したがって、記憶部
１４内における各専用メモリ領域１５の先頭番地を含む
各番地も変更される。

そして、変更された結果、記憶部１４内の各メモリ領域
が第９図に示すようなメモリ構成になったとする。すな
わち、（１）〜（４）の各専用メモリ領域１５ａの先頭
番地が図示するように、［ＦＯＯＯｌｌ　］［ＦＯＯＯ
ｌｌコ　［ＦＯ２０＋１　］　　［Ｆ０３０１１　］で
ある場合に、一つの専用メモリ領域１５ａ内の番地をシ
ステムプログラムで指定した場合に対応する入出力イン
ターフェース６に対して正しくＣＳ信号が送出されるた
めには、デコーダ９を第１０図に示すように構成する必
要がある。このデコーダ９においては、前述したＴＴＬ
回路（ＳＮ７４１３８）の他に各種の論理回路１７ａ、
１７ｂ、１７ｃ。

１７ｄが必要となる。また、このデコーダ９に入力され
るアドレス線数も第１０図に示すようにＡ４−Ａ１５の
合計１２本となり、第８図に示したデコーダ９と大きく
異なる。

このように、ソフト的手法を用いてシステムプログラム
が指定する各入出力インターフェース６の専用メモリ領
域１５の記憶部１４内における割付番地を変更すると、
各入出力インターフェース６を動作させるためのＣＳ信
号を出力するデコーダ９のハード回路構成をその都度変
更する必要がある。したがって、簡単にシステムプログ
ラムを変更することが困難になる。また、簡単に入出力
インターフェース６を増設することも困難である。

本発明は、自己に割付けられた専用メモリ領域の番地を
記憶する書替え可能な割付番地メモリを設けることによ
って、ハード構成を有するデコーダを使用する必要がな
く、記憶部内の任意の番地に各専用メモリ領域を割付け
でき、システムプログラムを必要に応じて簡単にかつ任
意に変更できるマイクロコンピュータの入出力インター
フェースを提供することを目的とする。

［課題を解決するための手段］本発明におけるマイクロコンピュータの入出力インター
フェースは、ＭＰＵのバスラインに、それぞれ周辺機器
が接続される複数の入出力ンイターフェースと各入出力
インターフェース毎の専用メモリ領域およびシステムプ
ログラムが記憶された記憶部とが接続され、システムプ
ログラムによって記憶部の一つの専用メモリ領域の番地
を指定することによって、対応ず・る入出力インターフ
ェースに対してＣ３（チップ・セレクト）信号を送出し
て動作状態へ移行させるマイクロコンピュータにおいて
、ＭＰＵの番地割付システムプログラムの動作によって入
力された自己の専用メモリ領域の番地を記憶する割付番
地メモリと、ＭＰＵの通学動作システムプログラムの動
作によって指定された番地と割付番地メモリに記憶され
ている番地とを比較する比較回路と、この比較回路から
出力される一致信号でもって内部の各構成部材に対して
内部ＣＳ信号を出力する内部ＣＳ信号出力回路とを備え
たものである。

また、別の発明は上記各手段に加えて、ＭＰＵの通常動
作システムプログラムの動作よって指定されるアドレス
の下位何ビットで内部の各構成部材における動作状態へ
の移行を制御するかを記憶する下位アドレスビット数メ
モリと、ＭＰＵの番地割付システムプログラムの動作に
よって前記下位アドレスビット数メモリに記憶されたビ
ット数が読出されるビット数続出回路とを備えたもので
ある。

［作用〕このように構成されたマイクロコンピュータの入出力イ
ンターフェースであれば、ＭＰＵの番地割付システムプ
ログラムによって各入出力インターフェースの番地割付
メモリに自己に割付けられた番地が記憶される。そして
、ＭＰＵの通常動作システムプログラムによって番地が
指定されると、比較回路によって前記指定された番地と
割付番地メモリに記憶されている番地とが比較され、一
致したときのみ内部の各構成部材に対して内部ＣＳ信号
が送出され、動作状態になる。よって、ハード回路構成
を使用せずに各入出力インターフェースを選択動作可能
となる。

また、別の発明の作用は１−述した作用に加えて、一つ
の入出力インターフェース内で例えば護数のポートを下
位アドレスの指定によって切換使用する場合に、全アド
レスのうちの下位何ビットを用いて切換えるかがＭＰＵ
がプログラム操作によって把握できる。

［実施例］以下本発明の一実施例を図面を用いて説明する。

第２図は実施例の入出力インターフェースを用いたマイ
クロコンピュータ全体を示すブロック図であり、第５図
と同一部分には同一符号を付して重複する部分の説明を
省略する。このマイクロ：ｌンピュータに組込まれた（
１）〜（４）の４個の入出力インターフェース２１には
、それぞれ外からｃ　ｓ　ｔｘ号が入力される入力端子
ＣＳＩと、他の入出力インターフェース２１へＣＳ信号
を送出するための出力端子ＣＳＯが設けられている。そ
して、（１）の入出力インターフェース２１の入力端子
ＣＳＩにはＲＡＭ４およびＲＯＭ５に対してＣＳ信号を
出力するデコーダ８から出力されるＲＯＭ５に対するＣ
Ｓ信号（ＲＯＭＣＳ）がＣＳ信号（ＣＳＩＮ）として入
力されている。そして、（１）の入出力インターフェー
ス２１の出力端子ＣＳＯは（２）の入出力インターフェ
ース２１の入力端子ＣＳＩに接続され、（２）の入出力
インターフェース２１の出力端子ＣＳＯは（３）の入出
力インターフェース２１の入力端子ＣＳＩに接続され、
さらに（３）の入出力インターフェース２１の出力端子
ＣＳＯは（４）の入出力インターフェース２１の入力端
子ＣＳＩに接続されている。

第３図は前記ＲＡＭ４．ＲＯＭ５等からなる記憶部１４
のメモリ構成を示すものであり、ＲＯＭ領域、ＲＡＭ領
域の他に４個の各入出力インターフェース２１毎にそれ
ぞれ専用メモリ領域２２が形成されている。そして、（
１）〜（４）の各専用メモリ領域２２の各先頭番地を例
えばＡ　ｘｉ、　Ａ　ｘ２．　Ａ　ｘ３゜ＡＩＬ４とす
る。

さらに前記各入出力インターフェース２１は第４図に示
すように構成されている。第４図において第６図と同一
部分には同一符号が付してあり、重複する部分の説明を
省略する。この入出力インターフェース２１は第６図に
示す入出力インターフェース６にＣＳ信号発生回路２３
を付加したものである。そして、このＣＳ信号発生回路
２３にはリードライト制御部１３へ入力される書込信号
ＷＲ，読出仏号ＲＤ、　　リセット信号ＲＥＳＥＴが入
力される。さらに、アドレスバス３からのアドレスＡ２
〜Ａ７、ＩＤＢＯ〜ＩＤＢ７の８ビットの内部デ・−タ
バス１１も入力されている。さらｌ′丁、このＣＳ信号
発生回路２３には前述の入力端子Ｃ３Ｉおよび出力端子
ＣＳＯが設けられており、さらにリードライト制御部１
３を動作状態にするための内部ＣＳ信号が出力端子Ｃ３
ｌＯから出力される。すなわち、この内部ＣＳ信号が出
力されるとこの入出力インターフェース２１は正規の動
作状態になる。

第１図はＣ３信号発生回路２３を示すブロック図である
。

ＭＰＵＩからアドレスバス３を介して出力されるアドレ
スＡ２〜Ａ１５は比較回路２４へ入力されて、データバ
スバッファ１４を介してＩＤＢＯ〜ＩＤＢ７の内部デー
タバス１１へ入力された割付番地のデータを記憶する割
付番地メモリ２５から出力される割付番地のデータと比
較する。また、下位アドレスビット数メモリ２６は入出
力インターフェース２１の各ポート１０ａ〜１０ｄや各
グループ制御部１２ａ、１２ｂの動作状態をアドレスバ
ス３のド位何ビットにより制御（デコード）しているか
を記憶するメモリである。なお、実施例においては、ア
ドレスＡＯ，Ａｔの下位２ビツトでデコードしており、
［２］の値が記憶されてる。

また、前記比較回路２４５割付番地メモリ２５および下
位アドレスビット数メモリ２６を駆動制御するための３
個のフリップフロップ２７ａ。

２７ｂ、２７ｃおよび５個のゲート２８ａ。

２８ｂ、２８ｃ、２８ｄ、２８ｅ、内部ＣＳ信号および
Ｃ３信号（ＣＳＯＵＴ）を出力するための２個のゲート
２９ａ、２９ｂ、および３個のインバータ３０ａ、３０
ｂ、３０ｃが配設されている。

このように構成されたマイクロコンピュータの入出力イ
ンターフェース２１の動作を説明する。

まず最初にＭＰＵＩの番地割付システムプログラムによ
って、ＣＳ信号発生回路２３の割付番地メモリ２５に対
する該当入出力インターフェース２１の記憶部１４内の
該当専用メモリ領域２２の番地の格納処理動作を説明す
る。

■　最初にリセット信号発生回路７からリセット信号Ｒ
ＥＳＥＴが出力されると、ＭＰＵＩ、各入出力インター
フェース２１が初期化される。第１図のＣＳ信号発生回
路２３内においてリセット信号が入力されると、割付番
地メモリ２５．各フリップフロップ２７ａ〜２７ｃがリ
セットされる。

その結果、出力端子ＣＳＯから上位の入出力インターフ
ェース２１の入力端子ＣＳＩへ送出するＣＳ信号（Ｃ３
ＯＵＴ）および出力端子Ｃ３ｌＯからリードライト制御
部１３へ送出する内部ＣＳ信号がオフ（ネゲート）され
る。すなわち、この状態においては各入出力インターフ
ェース２１は正常に動作しない。

■　次にリセット信号が解除されると、ＭＰＵＩは、専
用メモリ領域２２の番地を割付番地メモリ２５に格納す
るための、ＲＯＭ５に記憶されている番地割付システム
プログラムを実行開始する。

■　最初にＭＰＵ１は各入出力インターフェース２１の
番地を割付けるために、第３図のＲＯＭ領域をライトア
クセスする。そして、ＭＰＵ１はＲＯＭ５のアドレスを
アドレスバス３に乗せ、データバス２に割付けるべき一
つの入出力インターフタエース２１の番地データの下位
８ビツトを乗せ、書込信号ＷＲをオンする。ＭＰＵ１が
ＲＯＭ領域をライトアクセスすることによって、デコー
ダ８からＲＯＭ５へ送出されているＣＳ信号はオンされ
るので、第１図におけるＣＳ信号（ＣＳＩＮ）および書
込信号ＷＲがオンされ、オアゲート２８Ｃから割付番地
メモリ２５に対するラッチ信号がオンされる。

■　次にＭＰＵＩは書込サイクルを終了するために書込
信号ＷＲをオフすると、オアゲート２８ｃから出力され
ているラッチｔｇ号がオフされ、データバス２から内部
データバス１１に出力されている番地データの下位８ビ
ツトが割付番地メモリ２５に格納される。そして、フリ
ップフロップ２７ｂがセットされる。

■　ＭＰＵ　１は前記入出力インターフェース２１の番
地データの残りの上位８ビツトを割付番地メモリ２５に
割付けるために、再びＲＯＭ領域をライトアクセスする
。そして、Ｍ、ＰＵｌはＲＯＭ５のアドレスをアドレス
バス３に乗せるとともにデータバス２に格納すべき番地
データの残り上位８ビツトを乗せて、書込信号ＷＲをオ
ンする。

ＭＰＵＩがＲＯＭ領域をライトアクセスすることによっ
て、前述と同様にデコーダ８からＲＯＭ５へ送出されて
いるＣＳ信号はオンされるので、ＣＳ信号（ＣＳＩＮ）
および書込信号ＷＲがオンされる。フリップフロップ２
７ｂはすでにセットされているので、今度はオアゲート
２８ｄか、ら出力されている割付番地メモリ２５に対す
るラッチ信号がオンされる。

■　次にＭＰＵＩは書込サイクルを終了するために書込
信号ＷＲをオフすると、オアゲート２８ｄから出力され
ているラッチ信号がオフされ、データバス２から内部デ
ータバス１１に出力されている番地データのＬ位８ビッ
トが割付番地メモリ２５に格納される。そして、フリッ
プフロップ２７ｃがセットされる。以上で一つの入出力
インターフェース２１に対する１６桁の番地データの割
付番地メモリ２５に対する格納処理を終了する。

■　さらに、フリップフロップ２７ｃがセットされると
、このフリップフロップ２７ｃから比較回路２４へ送出
している比較信号がオンされ、比較回路２４が動作状態
に移行する。

■　次にＭＰＵＩは、下位アドレスビット数メモリ２６
に記憶されているビット数の読取処理を開始するために
、先に割付番地メモリ２５に設定した番地のアドレスを
アドレスバス３に出力し、読出信号ＲＤをオンする。す
ると、比較回路２４はアドレスバスのＡ２−Ａ１５のア
ドレス値（番地）と割付番地メモリ２５の１６桁の番地
の上位１４桁の番地とを比較する。当然一致しているの
で、出力されている一致信号がオンされ、この一致信号
と読出信号ＲＤとの負論理の論理積がゲート２８ｅで算
出され、ゲート２８ｅから下位アドレスビット数メモリ
２６へ送出されているイネーブル信号ＥＮがオンされる
。そして、ＭＰＵＩは下位アドレスビット数メモリ２６
に記憶されているビット数を読取る。この実施例におい
ては、ＡＯｌＡＩの下位２ビツトである。

しかして、フリップフロップ２７ａおよびゲート２８ｅ
はビット数読出回路を構成する。

■　ＭＰＵＩは読出サイクルを終了するために読出信号
ＲＤをオフする。その結果、フリップフロップ２７ａが
セットされる。以上の動作により一つの入出力インター
フェース２１に対する該当専用メモリ領域２２の番地の
割付番地メモリ２５に対する格納処理および、下位アド
レスビット数メモリ２６に記憶されているビット数の読
出処理を終了する。

［相］　ＭＰＵＩは前述した番地が未だ設定されていな
い入出力インターフェース２１が存在すれば、その入出
力インターフェース２１に対する番地の格納処理および
下位アドレスのビット数の読出処理を■から再実行する
。全部の入出力インターフェース２１に対する格納・読
出処理が終了するとこの番地割付システムプログラムを
終了する。

次に、各入出力インターフェース２１に対して番地が格
納された後におけるＭＰＵＩが各入出力インターフェー
ス２１を通常動作システムプログラムによってアクセス
する場合の動作を説明する。

■　まず、ＭＰＵ１は、一つの入出力インターフェース
２１内のポート、１０　ａ〜１０ｂや各制御部１２ａ、
１２ｂ、１３へのアクセスを行なうために、該当入出力
インターフェース２１に割付た番地をアドレ、スバス３
に乗せ、リードアクセスの場合は読出信号ＲＤをオンし
、ライトアクセスの場合は書込信号ＷＲをオンする。

■　すると、第１図のＣＳ信号発生回路２３の比較回路
２４にはＭＰＵＩから指定されたＡＯ〜Ａ１５のアドレ
スのうちのＡ２−Ａ１５のアドレスが入力される。この
アドレスで示される上位１４桁の番地と割付番地メモリ
２５から入力された番地の上位１４桁の番地とが一致す
ると、一致信号がオンされる。

■　一致信号がオンされると、この一致信号とフリップ
フロップ２７ａの出力信号とで、ゲート２９ａが成立し
て出力端子ＣＳ　１０から出力される内部ＣＳ信号がオ
ンする。

すなわち、フリップフロップ２７ａとゲート２８ａ、２
９ａとで内部ＣＳ信号出力回路を構成する。

■　内部ＣＳ信号がオンされると、第４図のリードライ
ト制御部１３が動作可能状態になり、ＭＰＵＩは下位２
ビツトのアドレスＡＯ，Ａｔを制御することにより各ポ
ート１．０　ａ〜１０ｄを指定できるとともに各リード
ライト制御部１３を介して各グループ制御部１２ａ、１
２ｂを制御できる。

このように構成されたマイクロコンピュータの入出力イ
ンターフェース２１であれば、各入出力インターフェー
ス２１内に、通常動作システムプログラムによって指定
される専用メモリ領域の番地を記憶する割付番地メモリ
２５が形成されている。そして、ＭＰＵ１のシステムプ
ログラムの一つである番地割付システムプログラムを動
作させることによって、各入出力インターフェース２１
の割付番地メモリ２５にその番地を設定することが可能
である。

そして、−旦その番地を割付番地メモリ２５に設定する
と、ＭＰＵＩからアドレスバス３を介して各アドレスを
出力した場合に、そのアドレス値が割付番地メモリ２５
の番地に一致したときのみ、該当入出力インターフェー
ス２１のライドリード制御部１３が動作口■能状態に移
行し、ＭＰＵＩは該当入出力インターフェース２１をア
クセス可能になる。その結果、従来マイクロコンピュー
タで使用したデコーダ９は不要となる。

したがって、システムプログラムの変更に伴って各入出
力インターフェース２１に割付ける専用メモリ領域の番
地が変更になったとしても、割付番地設定プログラムを
動作させるのみでよい。すなわち、従来マイクロコンピ
ュータのようにシステムプログラムの変更に伴って入出
力インターフェースの割付番地が変更される度にハード
回路構成のデコーダ９の回路構成をする必要がないので
、システムプログラムを必要に応じて簡単に変更できる
。さらに、必要に応じて入出力インターフェース２１を
簡単に増設できる。

また、下位アドレスビット数メモリ２６を設けているの
で、ＭＰＵＩは接続された入出力インターフェース２１
に組込まれているポート１０ａ〜１０ｄの動作制御をア
ドレスの下位何ビットで指定するかの情報を読取ること
が可能となる。例えばボート数が増大するとビット数は
増大する。すなわち、それだけアドレスの割付自由度が
増大することになる。

［発明の効果］以上説明したように本発明のマイクロコンピュータの入
出力インターフェースによれば、０己に割付けられた専
用メモリ領域の番地を記憶する書替え口■能な割付番地
メモリを設けている。よって、ハード構成を有するデコ
ーダを使用する必要がなく、任意の番地に各専用メモリ
領域を割付けでき、システムプログラムを必要に応じて
簡単にかつ任意に変更できる。

また、各ポートを動作制御するアドレスの下位ビット数
を記憶しておくことによりＭＰＵから周辺機器が接続さ
れるボート構成を読取ることが可能となる。

【図面の簡単な説明】

第１図乃至第４図は本発明の一実施例に係わるマイクロ
コンピュータの入出力インターフェースを示すものであ
り、第１図はＣＳ信号発生回路を示す回路図、第２図は
マイクロコンピュータ全体を示すブロック図、第３図は
記憶部のメモリ構成図、第４図は入出力インターフェー
スを示すブロック図であり、第５図は従来のマイクロコ
ンピュータ全体を示すブロック図、第６図は同従来マイ
クロコンピュータに組込まれた入出力インターフェース
を示すブロック図、第７図および第９図は同従来マイク
ロコンピュータにおける記憶部のメモリ構成図、第８図
および第１０図は同従来マイクロコンピュータにおける
デコーダを示す回路図である。１・・・ＭＰＵ、２・・・データバス、３・・・アドレ
スバス、４・・・ＲＡＭ、５・・・ＲＯＭ、７・・・リ
セット信号発生回路、８・・・デコーダ、１０ａ〜１０
ｄ・・・ポート、１１・・・内部データバス、１２ａ、
１２ｂ・・・グループ制御部、１３・・・リードライト
制御部、１４・・・データバスバッファ、１４・・・記
憶部、２１・・・入出力インターフェース、２２・・・
専用メモリ領域、２３・・・Ｃ３信号発生回路、２４・
・・比較回路、２５・・・割付番地メモリ、２６・・・
下位アドレスビット数メモリ。出願人代理人　弁理士　鈴江武彦第３図ア第４図

Claims

【特許請求の範囲】

（１）ＭＰＵのバスラインに、それぞれ周辺機器が接続
される複数の入出力ンイターフェースと各入出力インタ
ーフェース毎の専用メモリ領域およびシステムプログラ
ムが記憶された記憶部とが接続され、システムプログラ
ムによって記憶部の一つの専用メモリ領域の番地を指定
することによって、対応する入出力インターフェースに
対してＣＳ（チップ・セレクト）信号を送出して動作状
態へ移行させるマイクロコンピュータにおいて、ＭＰＵ
の番地割付システムプログラムの動作によって入力され
た自己の専用メモリ領域の番地を記憶する割付番地メモ
リと、ＭＰＵの通常動作システムプログラムの動作によ
って指定された番地と割付番地メモリに記憶されている
番地とを比較する比較回路と、この比較回路から出力さ
れる一致信号でもって内部の各構成部材に対して内部Ｃ
Ｓ信号を出力する内部ＣＳ信号出力回路とを備えたこと
を特徴とするマイクロコンピュータの入出力インターフ
ェース。
（２）ＭＰＵの通常動作システムプログラムの動作よっ
て指定されるアドレスの下位何ビットで前記内部の各構
成部材における動作状態への移行を制御するかを記憶す
る下位アドレスビット数メモリと、ＭＰＵの番地割付シ
ステムプログラムの動作によって前記下位アドレスビッ
ト数メモリに記憶されたビット数が読出されるビット数
読出回路とを備えたことを特徴とする請求項１記載のマ
イクロコンピュータの入出力インターフェース。