JPS6361694B2

JPS6361694B2 -

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Publication number: JPS6361694B2
Application number: JP59083842A
Authority: JP
Priority date: 1984-04-27
Filing date: 1984-04-27
Publication date: 1988-11-30
Also published as: JPS60229145A

Description

【発明の詳細な説明】（発明の属する分野）本発明はＮ個のユニツトの中からＫ（２≦Ｋ＜
Ｎ）個を選定するＫ out of Ｎ冗長構成におい
て、テスト機能を内蔵することにより、自動的に
正常なユニツトの組合せに切替える予備ユニツト
自動切替装置に関するものである。

（従来の技術）製造欠陥あるいは障害による装置の不良を救済
するために、従来より同一構成で同一機能を持つ
ユニツトを必要数以上設け、不良なユニツトを予
備の正常なユニツトに切り替える冗長構成がとら
れている。

この様な装置のテストの方法としては、ユニツ
トの組合せを決めてテストパタンを入力し、その
出力信号と正常な動作のときの出力信号である期
待値とを比較し、その一致、不一致を検出する方
法がある。この検出の結果から、一致した場合は
その機能ユニツトの組合せは正常な構成であると
判定してその組合せを保持することにし、不一致
となる場合はユニツトを別の組合せに切り替えて
同じ比較を繰り返す。全てのユニツトの組合せに
ついて不一致となれば、その装置では正常な機能
を実現できないと判定する。このテスト機能を実
現するためには、本来の機能を果すのに必要な部
分以外にテスト用の付加ハードウエアを必要とす
る。一般に高い信頼性を維持するためには総ハー
ドウエア量が少ないことが望まれ、特に集積回路
においては高い歩留まり値を得るために、所定の
機能を実現するのに必要不可欠な部分以外は極力
削減されることが望まれている。従つて、従来は
テストに必要なハードウエアはその大部分を外部
に設けて別構成とするのが実現的な方法であつ
た。

第１図は従来の冗長構成を有する被テスト部の
概念図を示し、１は冗長構成をとる被テスト部、
２は被テスト部の入力端子、３は被テスト部の出
力端子、４はユニツトの組合せの切り替えを制御
するための切替制御信号である。

このような被テスト部におけるテスト時と、通
常時の動作は以下のようになされる。

＜テスト時＞はじめに、切替制御信号４を適当な値に設定
し、被テスト部の入力端子２にテストパタンを入
力し、出力端子３に現われた結果が期待値通りで
あれば正常な構成であると判定し、その時の切替
制御信号４の値を保持しテストを完了する。

また、期待値と異なれば異常と判定し、ユニツ
トを別の組合せにする切替制御信号に切り替えて
同様のテストを繰り返す。ユニツトの全ての組合
せについて不一致となれば、正常な構成を持たな
い装置であることを示してテストを完了する。

＜通常時＞テスト時で正常な構成であると判定された切替
制御信号の値を用いて所定の機能を実現する。

この様な装置の構成では、内蔵する冗長なハー
ドウエア量は予備のユニツトとユニツトとの組合
せを切り替える切替回路部のハードウエア量の和
だけであり、比較的少なくて済む。しかし、この
装置単独では正常な構成を求めるためのテストは
出来ず、テスト機能を必要とする予備ユニツトの
自動切替は実現出来ない。

第２図は従来の予備ユニツト自動切替装置の構
成を示すもので、第１図の構成にテスト用のハー
ドウエアを組み込み、予備ユニツトの自動切替を
実現したものである。

５は入力選択回路で、被テスト部１に対しテス
ト時と通常時とで異なる入力信号を供給する回
路、６は上記入力選択回路５を構成する二者択一
選択回路、７は外部からの第１の信号であり被テ
スト部１への通常時の入力信号、８はテスト時に
被テスト部１に与えるテストパタンを生成するた
めのテストパタン発生回路、９はその出力信号で
あるテスキパタン、１０はテストパタン９に対応
した被テスト部１の期待値を生成する期待値生成
回路、１１はその出力信号である期待値、１２は
期待値１１と被テスト部１の出力端子３の出力信
号とを比較し一致しているか否かを判定する比較
回路、１３は比較結果を示す比較回路出力信号、
１４は全体の機能を制御するための制御回路、１
５は外部からの第２の信号である外部制御信号、
１６は各機能ブロツクを制御するための状態制御
信号、１７はテスト結果表示信号であり、前記制
御回路１４は比較回路出力信号１３と外部制御信
号１５を入力し、状態制御信号１６、切替制御信
号４及びテストの結果から装置の正常性を示すテ
スト結果表示信号１７を出力する。

以下、この装置の動作をテスト時、通常時の順
に説明する。

＜テスト時＞外部制御信号にテスト実行のトリガを与えるこ
とにより、制御回路１４が駆動され、その出力で
ある状態制御信号１６によつて、各制御ブロツ
ク、入出力選択回路５、テストパタン発生回路
８、期待値生成回路１０及び比較回路１２はテス
ト状態となる。テスト状態ではテストパタン発生
回路８は所望のテストパタンを生成し、入力選択
回路５はテストパタン発生回路８の出力であるテ
ストパタン９を選択して被テスト部１の入力端子
２に与える。期待値生成回路１０は状態制御信号
１６により動作を始め、テストパタン９に対応す
る被テスト部１の正しい期待値１１を用意し、そ
の期待値１１を比較回路１２に入力する。この結
果、被テスト部１の出力信号３と期待値１１とを
比較回路１２により比較し被テスト部１の正常性
を判定する。以下、テストの進行は制御回路１４
により自動的に行なわれることが異なるだけで、
第１図の場合と同様に行なわれる。

＜通常時＞制御回路１４によりテスト状態の終了を検出す
ると、制御回路１４は通常時の状態制御信号１６
を出力し、各機能ブロツク、入力選択回路５、テ
ストパタン発生回路８、期待値生成回路１０及び
比較回路１２は通常状態となる。通常状態では、
入力選択回路５は外部の通常時の入力信号７を選
択し、被テスト部１へ出力する。この場合の被テ
スト部１の切替制御信号４はテスト時に正常と判
定したユニツトの組合せを示す値である。また、
テストの結果正常性が検出されなかつた場合、
「装置が不良」であることをテスト結果表示信号
１７により表示する。なお、通常時にはテストパ
タン発生回路８、期待値生成回路１０及び比較回
路１２の機能ブロツクは不要であり、状態制御信
号１６により不活性化することも可能である。

この様に、従来の予備ユニツト自動切替装置に
は、故障や欠陥の検出に有効なテストパタンとこ
れに対応した期待値を予め用意する必要がある。
これに要する工数は装置の規模の２〜３乗に比例
すると言われている。又、装置内にテスト機能を
内蔵するために、テストパタンと期待値を格納す
るための大きなメモリや制御用ハードウエアを必
要とすることになり、ハードウエアの負担が増大
する。このためテストパタンの作成に当つては、
被テスト部の論理構造に関係なくランダムパタン
を発生することによりテスト工数を削減すること
が考えられる。又、出力応答については、被テス
ト部の出力信号と期待値とを共に圧縮して比較す
ることにし、期待値のデータ量を削減することが
考えられる。しかし、これらの場合でも故障検出
率を上げるにはテストパタン数を多くしなければ
ならず、圧縮によりテスト結果に誤りが生じるこ
となど、依然として期待値を必要とすることから
生じる欠点を有していた。

（発明の目的）本発明はこれらの欠点を除去するため、繰り返
し性のある論理構造に着目し、装置を構成する同
一構成の複数のユニツトに同一のテストパタンを
与え、その応答が一致するかどうかを検出するこ
とにより選択されているユニツトの組合せの正常
性を判定することを特徴とし、その目的は少ない
ハードウエア量で予備ユニツトの自動切替装置を
実現することにある。

（発明の構成および作用）第３図は本発明の一実施例の構成を示すブロツ
ク図で、１は同一構成のＮ個のユニツトから構成
される被テスト部、２及び３は被テスト部１の入
力端子及び出力端子、４は被テスト部１内にある
Ｎ個のユニツトの中からＫ（２≦Ｋ＜Ｎ）個を選
択して機能させるための切替制御信号、５は被テ
スト部１に対しテスト時と通常時とで異なる入力
信号を供給するための入力選択回路であり、Ｋ組
の二者択一選択回路６から構成される。７は被テ
スト部１へ外部から与えられる通常時の入力信
号、８はテスト時に被テスト部１に与えるテスト
パタンを生成するテストパタン発生回路、９はそ
の出力信号であるテストパタン、１８は被テスト
部１のＫ組の出力端子３の出力信号が全て一致す
るかどうかを検出するための一致検出回路、１９
はその出力信号である。なお、制御回路１４は全
ての機能ブロツクを制御する回路であり、外部制
御信号１５と一致検出回路の出力信号１９を入力
とし、各機能ブロツクを制御するための状態制御
信号１６と被テスト部の切替制御信号４とテスト
結果表示信号１７を出力する。

テスト動作は外部制御信号１５により制御回路
１４が駆動されることにより始まる。制御回路１
４が駆動されるとその出力である状態制御信号１
６により機能ブロツクである入力選択回路５、テ
ストパタン発生回路８、一致検出回路１８がテス
ト状態になる。テスト状態ではテストパタン発生
回路８は所望のテストパタンを生成し、入力選択
回路５はテストパタン９を選択し、切替制御信号
４により所定の機能を実現するようにＮ個のユニ
ツトから選択されたＫ個のユニツトには同じテス
トパタン９が入力されることになる。

選択されたＫ個のユニツトに故障や欠陥がない
場合。

これらのユニツトの出力信号は全てのテストパ
タン９に対して互いに一致する。このためユニツ
トの組合せの正常性は一致検出回路１８によつて
判定され、その判定結果である一致検出回路の出
力信号１９は制御回路１４に与えられる。制御回
路１４は以下の２項目のテスト完了条件が満たさ
れるまで被テスト部１の切替制御信号４を変更し
テストを繰り返す。

すべてのＫ out of Ｎの組合せについてテ
ストを終了したとき。

正常な組合せが構成できたとき。

なお、全てのＫ out of Ｎの組合せについて、
テストを終了しても正常な組合せを構成できない
場合、そのことをテスト結果表示信号１７に表示
してテストを完了する。

テストが完了すると、制御回路１４は通常状態
に制御を移す。具体的には状態制御信号１６によ
り入力選択回路５を通常状態とし、Ｋ組のユニツ
トに対応した外部からの通常時の入力信号７を被
テスト部１の入力端子２に入力する。なお、この
場合、被テスト部１に対する切替制御信号４の値
は、テスト時において正常な構成と判定されたユ
ニツトの組合せを示す値である。

第４図は第３図における一致検出回路１８の原
理を示す実施例である。ユニツトの出力端子をＬ
本としたとき、Ｋ個のユニツトに対する一致検出
回路は、Ｋ入力ANDゲート２１、Ｋ入力NORゲ
ート２２及び２入力ORゲート２３から成るＬ個
の一致回路２０と、各一致回路２０の出力信号の
論理積をとるＬ入力ANDゲート２４から成る。
Ｋ入力ANDゲート２１はall“１”を、Ｋ入力
NORゲート２２はall“０”を検出したときに限
り出力が“１”となるゲートである。この結果被
テスト部１のＬ本からなるＫ組の出力端子３の信
号が一致するとき、Ｌ入力ANDゲート２４の出
力信号（一致検出回路の出力信号）１９は“１”
を示し、一致しないとき出力信号１９は“０”を
示すことにより一致しているかどうか検出でき
る。なお、これらの論理値の割り当ては設計者の
選択により決るものであつて、論理値の“０”、
“１”の選択そのものに意味のあることでないこ
とは言うまでもない。

この様に、第３図の実施例によれば、テストパ
タン９に対応する期待値を必要としないばかり
か、一致検出回路は第４図に示す様に比較的簡単
な構成で実現できる。

第５図は第３図の構成をさらに詳細に示した本
発明の一実施例の構成を示すブロツク図であつ
て、同一構成のユニツトＮ個から（Ｎ−１）個を
選択する、予備ユニツト数が１個で入力信号が各
ユニツトに並列に入力される場合の一般的な構成
について、被テスト部１の内部や制御回路１４の
内部構成を示してものである。第５図において、
記号１〜１９の意味及び動作は第３図と全く同じ
である。

被テスト部１は、Ｎ個のユニツト２５、（Ｎ−
２）個の入力切替回路２６及び（Ｎ−１）個の出
力切替回路２７から構成される。Ｎ個のユニツト
のうち（Ｎ−１）個のユニツトが正常に動作すれ
ば被テスト部１は所定の機能を実現できる。２８
は入力切替回路の出力信号線、２９はユニツトの
出力信号線である。３０は被テスト部１の切替制
御信号４を保持するための切替フラグ部、３１は
切替フラグ部３０を除いた残りの制御回路部であ
る。切替フラグ部３０は、Ｎ個の機能ユニツトに
対し（Ｎ−１）個のフラグ（Ｆ(1)、Ｆ(2)、…Ｆ
（Ｎ−１））からなる。切替フラグ部３０の値は、
第１〜第（Ｍ−１）の切替フラグ（Ｍ＝１、２、
…Ｎ）を甲の状態に、第Ｍから第（Ｎ−１）の切
替フラグを乙の状態に設定したとき、第Ｍのユニ
ツトを切り離すことができる。テスト時には、前
記Ｍの値を順次変えていくことにより切替フラグ
部の状態の設定を変え、正常な動作をする（Ｎ−
１）個のユニツトの組合せを調べていく。入力切
替回路２６は互いに隣接する入力信号を入力選択
回路５の出力信号より受け、切替フラグ部３０で
決る被テスト部１の切替制御信号４に従つて入力
信号を選択し、ユニツト２５に出力する。第ｉ
（ｉ＝１、２、…、Ｎ−２）の入力切替回路２６
は、第ｉ及び隣接する第（ｉ＋１）のユニツトＵ
(i)、Ｕ（ｉ＋１）に本来入力される第ｉ及び第
（ｉ＋１）の入力信号を被テスト部１の入力端子
２より入力し、第ｉの切替フラグＦ(i)の状態に従
つて前記入力信号を選択し、入力切替回路の出力
信号線２８を介して第（ｉ＋１）のユニツトＵ
（ｉ＋１）に出力する。この場合、第ｉの選択フ
ラグが甲の状態のときは第ｉの入力切替回路２６
は第（ｉ＋１）の入力信号を出力し、乙の状態の
ときは第ｉの入力信号を出力する。第２から第
（Ｎ−１）のユニツトＵ(2)〜Ｕ（Ｎ−１）はそれぞ
れ第１〜第（Ｎ−２）の入力切替回路２６からの
出力信号を受け取る。第１のユニツトＵ(1)は、第
１の入力信号を被テスト部の入力端子２から受
け、第ＮのユニツトＵ（Ｎ）は隣接する第（Ｎ−
１）のユニツトＵ（Ｎ−１）に本来入力される第
（Ｎ−１）の入力信号を被テスト部の入力端子２
から受け取る。

出力切替回路２７はユニツト２５の処理結果で
ある出力信号線２９からの出力信号を互いに隣接
する２個のユニツトから受け取り、切替フラグ部
３０の状態から決る被テスト部の切替制御信号４
に従つて出力信号線２９からの信号を選択し、被
テスト部の出力端子３に出力する。この場合、第
ｈ（ｈ＝１、２、…、Ｎ−１）の出力切替回路２
７は第ｈ及び第（ｈ＋１）のユニツト２５の出力
信号線２９の出力信号を受け取り、第ｈの切替フ
ラグＦ(h)の状態に応じて出力信号線２９の信号を
選択する。第ｈの切替フラグＦ(h)が甲の状態のと
き、第ｈの出力切替回路は第ｈのユニツトＵ(h)の
出力信号線２９の出力信号を出力し、乙の状態の
とき、第（ｈ＋１）のユニツトＵ（ｈ＋１）の出
力信号線２９の出力信号を出力する。

次に動作について説明する。テスト時には外部
制御信号１５に制御回路１４が駆動され、制御回
路１４の出力である状態制御信号１６により各機
能ブロツクがテスト状態となる。テスト状態では
テストパタン発生回路８は所望のテストパタン９
を生成し、入力選択回路５を通して被テスト部１
の入力端子２に入力される。このため、入力端子
２にはすべて同じテストパタンが入力されること
になる。被テスト部１内では切替制御信号４によ
り入力切替回路２６と出力切替回路２７を制御
し、Ｎ個のユニツトの中からＫ個を選択してテス
ト対象とする。この結果、選択されたＫ個のユニ
ツトに対応する出力端子３の信号は正常であれば
「一致」し、異常があれば「不一致」となる。全
てのテストパタンについて一致検出回路１８が
「一致」を検出すると、その出力信号１９を制御
回路１４に送り、制御回路１４はこの場合のユニ
ツトの組合せが正常であることをテスト結果表示
信号１７を通して明示し、その組合せを保持す
る。又、一致検出回路１８が「不一致」を検出し
た場合は、その出力信号１９により切替フラグ部
３０は定められたシフト動作を行ない、新たな切
替制御信号４を生成し、その結果として新たなユ
ニツトの組合せを指定してテストを繰り返す。Ｎ
個のユニツトから（Ｎ−１）個を選ぶ全ての組合
せについてのテストの結果「不一致」を検出した
場合は、正常な構成を実現できないことをテスト
結果表示信号１７により表示する。通常時の動作
は第３図の場合と同じである。

第６図は本発明の他の実施例を示すもので、隣
接するユニツト相互を接続して論理を構成するＫ
out of Ｎ冗長構成である。被テスト部１は、
ユニツト２５と、二者択一選択発生回路６と、直
列接続用切替回路３２とからなり、３３は直列接
続用切替回路の制御用切替フラグ部、３４は直列
接続用切替回路の制御回路であり、その他の記号
３〜２５の意味と動作は第５図と同じである。

第ｌ（ｌ＝２、３、…、Ｎ）の直列接続用切替
回路は第ｌ番目のユニツトの出力信号と第（ｌ−
１）の直列接続用の切替回路の出力信号のいずれ
か一方を選択し、第１の直列接続用切替回路は第
１番目のユニツトの出力信号と第１番目の二者択
一選択回路の出力信号のいずれか一方を選択す
る。第ｍ（ｍ＝１、２、…、Ｎ）番目のユニツト
が異常の場合、第ｍの直列接続用切替回路は第ｍ
番目のユニツトの出力信号でない側の信号を選択
することで第ｍ番目のユニツトをバイパスでき
る。テスト状態では第ｌ（ｌ＝２、３、…、Ｎ）
の二者択一選択回路Ｃ(l)はテストパタンを発生し
第ｌ番目のユニツトに入力し、通常状態では第
（ｌ−１）の直列接続用切替回路３２の出力信号
を選択する。第１と第（Ｎ＋１）の二者択一選択
回路Ｃ(1)、Ｃ（Ｎ＋１）で、テスト状態では第１
の二者択一選択回路Ｃ(1)はテストパタンを、第
（Ｎ＋１）は第Ｎの直列接続用切替回路３２の出
力信号を選択し、通常状態ではＣ(1)、Ｃ（Ｎ＋１）
ともに通常時の入力信号７を選択し、Ｃ(1)は第１
番目のユニツト２５に、Ｃ（Ｎ＋１）は第１の直
列接続用切替回路３２に入力を与える。３３は直
列接続用切替回路３２のための切替制御信号４を
蓄える切替フラグ部（Ｇ(1)、Ｇ(2)、…、Ｇ（Ｎ））
であり、３４は切替フラグ部を除いた残りの制御
回路部である。切替フラグＧ（ｍ）（ｍ＝１、２、
…、Ｎ）が第１状態のとき、第ｍの直列接続用切
替回路Ｃ（ｍ）は第（ｍ）番目のユニツトの出力
信号を選択し、第２の状態のとき、反対側の信号
を選択することで第ｍ番目のユニツトをバイパス
する。このためＮ個の切替フラグのうちＫ個を第
１の状態に、残りを第２の状態にすれば、Ｋ
out of 二Ｎ長冗長構成の接続ができる。この
時、一致検出回路１８はすべての直列接続用切替
回路３２の出力信号の一致を検出するが、（Ｎ−
Ｋ）個のユニツトについてバイパスされるので、
実質は選ばれたＫ個のユニツトの出力信号につい
ての一致を検出することと等価である。

なお、切替フラグ部３３はシフトレジスタ構成
となつており、制御回路３４により制御される。
テスト時において、全テストパタンについて一致
検出回路１８の出力信号１９が「一致」を検出す
る場合、このときの切替フラグ部３３が示す値の
まま通常状態に制御を移し、テスト結果表示信号
１７は正常な組合せの構成ができることを表示
し、一致検出回路１８の出力信号１９が「不一
致」を検出する場合、その時点で自動的に切替フ
ラグ部３３は定められたシフト動作を行なつて新
たな切替制御信号４を生成し、その結果として新
たなユニツトの組合せを指定してテストを繰り返
す。全ての組合せについてのテストで「不一致」
が検出された場合、通常状態に制御を移し、テス
ト結果表示信号１７は正常な組合せの構成が出来
ないことを表示する。

第７図は第５図と第６図の実施例を組み合わせ
た最も一般的な４ out of ５冗長構成の本発明
の実施例であり、図中、３５は並列用テストパタ
ン発生回路、３６は直列用テストパタン発生回
路、３７は制御信号生成デコーダ、３８は並列用
一致検出回路、３９は直列用一致検出回路、４０
は２入力ANDゲートを示し、その他の記号は第
３図〜第６図に示したものと同じである。

各ユニツトは外部から並列にゲートを得る並列
の入力信号と、ユニツト相互に接続してデータを
得る直列の入力信号の２種類の入力信号を持つ。
被テスト部１はユニツト２５と、二者択一選択回
路６と、入力切替回路２６と、出力切替回路２７
と、直列接続用切替回路３２とから成る。テスト
パタン発生回路８は、並列入力用のテストパタン
を供給する並列用テストパタン発生回路３５と、
直列信号用のテストパタンを供給する直列用テス
トパタン発生回路３６からなる。又、一致検出回
路１８も出力切替回路の出力信号の一致を検出す
る直列用一致検出回路３８と、直列接続用切替回
路の出力信号の一致を検出する直列用一致検出ユ
ニツト３９から構成され、その内部構成は第４図
と同じである。従つて並列用一致検出回路３８、
直列用一致検出回路３９の出力の論理積を２入力
ANDゲート４０により全てが一致する場合は
“１”、一致しない場合は“０”を示し、第３〜第
６図に示した一致検出回路と同じ動作をする。制
御回路１４は、入力切替回路と出力切替回路に切
替制御信号を供給する切替フラグ部３０と、それ
と対の制御回路部３１及び切替フラグ部３０から
直列接続用切替回路３２の切替制御信号を生成す
るための制御信号生成デコーダ３７から構成され
る。デコーダ３７は第６図の実施例における切替
フラグ部３３と同一の切替制御信号を出力する。
なお、動作については、第５図、第６図と全く同
じ様にして行われる。

第８図は本発明において、テスト時間を短縮し
テストの効率化を図るためのテストパタン発生回
路の構成の一例を示すもので、８はテストパタン
発生回路、９はテストパタン発生回路の出力信号
であるテストパタン、１６はテストパタン発生回
路を制御するための制御信号、４１はテストパタ
ン発生用機能ブロツクで、PG(1)、PG(2)の２個あ
り、RAMやROM及びそれらを駆動するための
アドレスデコーダ等を備えた構成や、カウンタや
線形フイードバツクレジスタを用いた構成が考え
られる。４２はテストパタン発生用機能ブロツク
４１の出力信号、４３は状態制御信号１６により
テストパタン発生用機能ブロツク４１のPG(1)、
PG(2)からの出力信号のどちらか一方を選択して
出力するための選択回路である。この様な構成と
することによつて、PG(1)に少数のしかし欠陥検
出率の高いテストパタンを割り付け、PG(2)にそ
れ以外の多数のテストパタンを割り付けて、最初
はPG(1)のテストパタンでＮ個のユニツトの中か
らＫ個を選ぶ全組合せについて粗くテストし、正
常と判定された組合せについてのみPG(2)のテス
トパタンで細かくテストを行なうことにすればテ
ストの高速化が期待できる。また、PG(1)のテス
トで正常と判定されたユニツトの組合せを検出で
きたときには、すぐにその組合せについてPG(2)
のテストを行ない、PG(2)でも正常と判定されれ
ば、その組合せが正常であると判定し、テストを
完了し、PG(2)のテストで異常となればまた別の
ユニツトのＫ個の組合せについてPG(1)のテスト
から始めるということもできる。

第９図は本発明におけるテストパタン発生回路
の構成の他の例を示し、テストパタン発生用の機
能ブロツクがｐ（ｐ≧３）個あることが異なるだ
けで、目的、構成は第８図の例と同じであり、テ
ストパタンも欠陥検出率の高いテストパタンを発
生する機能ブロツクから順次テストに供する。

第１０図は本発明におけるテストパタン発生回
路の構成の別の例を示し、４４はテストパタン連
続発生用の機能ブロツクであり、所望のテストパ
タンを連続的に発生する構成となつている。４５
はテストパタン連続発生用機能ブロツク４４の出
力信号替え、４６は出力信号４５に対し必要に応
じて演算を行なうことで変化させるための修飾回
路、４７はテストパタン連続発生用機能ブロツク
４４及び修飾回路４６を制御するためのテストパ
タン制御回路、４８はその出力信号でありその他
の記号は第８図及び第９図と同じである。テスト
パタン制御回路４７はテストパタン連続発生用機
能ブロツク４４の一連のテストパタンのうち、Ｐ
番〜Ｑ番（Ｐ＜Ｑ；Ｐ、Ｑは任意の正の整数）の
テストパタン群を任意組取り出して繰り返し出力
できる機能を有している。この結果、第８図と第
９図の各機能ブロツクが出力するテストパタン群
と全く同様に機能させることができ、テストの高
速化にも寄与する。

（効果）以上説明したように、本発明は、ユニツトの切
替に必要な各ユニツトの組合せのテストは比較基
準となる期待値を必要としないことと、被テスト
部自身の出力信号の比較照合を簡単な構成の一致
検出回路で行なえることから以下の利点がある。

第１の利点は、従来は期待値を削減するために
テストパタンを選定することが必要であつたが、
本発明は期待値を必要としないのでこのテストパ
タンの選定と対応する期待値の作成が不要とな
り、テスト工数の大幅な削減が可能となり、第２
の利点は、期待値生成用のRAM、ROM及びそ
れに関連した周辺回路が不要となるのでハードウ
エア量を削減でき、装置全体の歩留まりの向上、
高信頼化が図れることであり、第３の利点は、テ
スト機能を作り込んだ自己テスト機能により予備
ユニツトの自動切替が容易に行なえることから、
使用者は冗長構成を意織しなくても済むことであ
る。また、本発明は電子装置一般に適用でき、集
積回路の歩留まり向上のための冗長構成及び運用
時に欠陥が発生した場合のフオルトトレラント構
成等に利用できることは言うまでもない。

【図面の簡単な説明】

第１図は従来の冗長構成を有する被テスト部の
概念図、第２図は従来の予備ユニツト自動切替装
置の構成を示す図、第３図は本発明の一実施例の
構成を示すブロツク図、第４図は第３図における
一致検出回路の原理を示す一実施例、第５図は第
３図の構成をさらに詳細に示した本発明の一実施
例の構成を示すブロツク図、第６図は本発明の他
の実施例を示す図、第７図は第５図と第６図の実
施例を組み合わせた最も一般的な４ out of ５
冗長構成の本発明の実施例を示す図、第８図は本
発明におけるテストパタン発生回路の構成の一例
を示す図、第９図及び第１０図は本発明における
テストパタン発生回路の構成の他の例を示す図で
ある。１……被テスト部、２……被テスト部の入力端
子、３……被テスト部の出力端子、４……切替制
御信号、５……入力選択回路、６……二者択一選
択回路、７……通常時の入力信号、８……テスト
パタン発生回路、９……テストパタン、１０……
期待値生成回路、１１……期待値、１２……比較
回路、１３……比較回路出力信号、１４……制御
回路、１５……外部制御信号、１６……状態制御
信号、１７……テスト結果表示信号、１８……一
致検出回路、１９……一致検出回路の出力信号、
２０……一致回路、２１……Ｋ入力AND回路、
２２……Ｋ入力NOR回路、２３……２入力OR回
路、２４……Ｌ個の一致回路、２５……ユニツ
ト、２６……入力切替回路、２７……出力切替回
路、２８……入力切替回路の出力信号線、２９…
…ユニツトの出力信号線、３０……切替フラグ、
３１，３４……制御回路部、３２……直列接続用
切替回路、３３……直列接続用切替回路の制御用
切替フラグ部、３５……並列用テストパタン発生
回路、３６……直列用テストパタン回路、３７…
…制御信号生成デコーダ、３８……並列用一致検
出回路、３９……直列用一致検出回路、４０……
２入力ANDゲート、４１……テストパタン生成
用機能ブロツク、４２……出力信号、４３……テ
ストパタン選択回路、４４……テストパタン連続
発生用機能ブロツク、４５……出力信号、４６…
…修飾回路、４７……テストパタン制御回路、４
８……テストパタン制御回路の出力信号。

Claims

【特許請求の範囲】１同一構成のユニツトＮ個からＫ（２≦Ｋ＜Ｎ）
個を選択し、所定の機能を実現する装置におい
て、各ユニツトへの入力信号及び各ユニツトから
の出力信号を切替制御信号により選択する切替手
段を備えたＮ個のユニツトからなる被テスト部
と、被テスト部へ入力信号を供給する入力選択手
段と、テストパタンを発生するテストパタン発生
手段と、被テスト部のＫ組の出力信号がすべて一
致することを検出する一致検出手段と、切替制御
信号及び第１の状態、第２の状態を示す制御信号
及び装置内全体を制御する制御信号を発生する制
御手段とを設け、入力選択手段には、外部からの
第１の信号と、テストパタン発生手段の出力とを
入力し、制御手段の制御信号により決る第１の状
態では前記第１の信号を選択して選択されたＫ個
のユニツトに入力し、選択されたＫ個のユニツト
の出力を出力として所定の機能を実行するように
し、制御手段の制御信号により決る第２の状態で
は前記テストパタンを選択し、選択されたＫ個の
すべてのユニツトにそのテストパタンを共通に入
力し、制御手段は、一致検出手段の出力と外部か
らの第２の信号を入力し、テストパタン発生手段
と入力選択手段への制御信号、切替制御信号及び
テスト結果表示信号を出力するようにし、一致検
出手段により被テスト部のＫ組の出力信号の一致
が検出された場合は、第１の状態に切り替えてテ
スト結果表示信号により所定の機能が実現できる
ことを明示し、不一致が検出された場合は、Ｋ個
のユニツトを選択する組合せを変えて以上の動作
を繰り返し、前記切替手段で切替可能なＮ個のユ
ニツトの中からＫ個のユニツトを選ぶすべての組
合せについて、以上の動作を実行し、一組も一致
する組合せがなければ、所定の機能が実現できな
いことをテスト結果表示信号に明示することを特
徴とする予備ユニツト自動切替装置。２被テスト部として、同一構成のユニツトＮ個
から（Ｎ−１）個のユニツトを選択して所定の機
能を実現する場合に、第２〜第（Ｎ−１）のユニ
ツトの入力側に２組の入力信号のどちらかを選択
する入力切替手段を設け、第１のユニツトに対応
する入力信号は第１のユニツトと第２のユニツト
に接続される入力切替手段とに入力し、第Ｊ（Ｊ
＝２、３、…Ｎ−２）のユニツトに対応する入力
信号は第Ｊ及び第（Ｊ＋１）のユニツトに接続さ
れる入力切替手段に入力し、第（Ｎ−１）のユニ
ツトに対応する入力信号は第（Ｎ−１）のユニツ
トに接続される入力切替手段と第Ｎのユニツトに
入力することにし、前記ユニツトのそれぞれの出
力側にそのユニツトの出力信号か隣接するユニツ
トの出力信号かのどちらかを切替えて出力する出
力切替手段を設け、さらに、前記ユニツトのそれ
ぞれに１対１に対応して前記入力切替手段及び前
記出力切替手段を同時に制御する切替制御信号を
設け、その切替制御信号が甲の状態のとき、対応
する入力切替手段及び出力切替手段は本来対応関
係にある信号を出力し、また、その切替制御信号
が乙の状態のとき、対応する入力切替手段及び出
力切替手段は本来対応関係にない反対側の信号を
出力し、（Ｎ−１）個のユニツトを選択すること
で所定の機能を実現するように構成することを特
徴とする特許請求の範囲第１項記載の予備ユニツ
ト自動切替装置。３テストパタン発生手段として、必要なテスト
パタンをｐ（ｐ≧２）組に分割して出力する手段
を設け、それらのテストパタン発生手段を組合わ
せてテストすることを特徴とする特許請求の範囲
第１項または第２項記載の予備ユニツト自動切替
装置。