JPS60231186A

JPS60231186A - 自己テスト回路

Info

Publication number: JPS60231186A
Application number: JP59086206A
Authority: JP
Inventors: Noboru Hagiwara; 萩原　昇; Hikari Morita; 光森田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1984-05-01
Filing date: 1984-05-01
Publication date: 1985-11-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の属する分野）本発明はテスト機能を内蔵した論理装置の自己テスト回
路に関するものである。

（従来の技術）第１図は従来の論理装置のテスト回路の構成を示すもの
で、（、）は被テスト回路全体についての良否判定を行
なう構成法、（ｂ）は被テスト回路を構成する単位ブロ
ック毎にその良否判定を行なう構成法である。

第１図（ａ）及び（ｂ）において、１は被テスト回路で
あって同一機能を有するＮ（Ｎは任意の整数）個の論理
回路（以下機能ユニットまたは単にユニットという。）
１１〜ＩＮにより構成され、２は被テスト回路の入力端
子、３は被テスト回路の出力端子、４は第１の信号であ
る外部入力信号、５はテストバタン発生器であり被テス
ト回路へ印加するための第２の信号であるテストバタン
６を生成し、７は状態切替回路で、第２の状態であるテ
スト状態ではテストパタン６を選択し、第１の状態であ
る通常状態では外部入力信号４を選して被テスト回路１
の入力端子２に出力する。８はテストパタン６に対応し
た被テスト回路１の正しい出力応答値を生成するための
期待値生成回路であり、記憶回路と記憶回路を制御する
ためのシーケンス制御回路とから構成されその出力線９
には出力応答の期待値を出力する。１０は期待値生成回
路８の出力線９からの出力値と被テスト回路１の出力端
子３からの出力値とを比較し良否の判定を行なうための
比較回路、１１は被測定回路に対する判定結果を示すフ
ラグ値出力であり、第１図（ａ）の場合は被テスト回路
全体としての良否状態を、第１図（ｂ）の場合には各ユ
ニット１１〜１．Ｉ毎にその良否状態を表示する。１２
は全体を制御するためのテスト制御回路、１３は第３の
信号であるテスト制御回路の入力信号、１４はテスト制
御回路１２の出力信号であり各機能ブロックの制御信号
である。

この様な構成となっている論理装置の動作について、テ
スト状態、通常状態の順に説明する。テストを行なうた
めには、まずテスト制御回路の入力信号１３としてテス
ト実行のトリガを与えることによりテスト制御回路１２
を駆動する。この結果、テスト制御回路１２の出力であ
る制御回路出力信号１４により各機能ブロックはテスト
状態となる。テスト状態では、テストバタン発生器５は
所望のテストパタン６を生成し、状態切替回路７はテス
トバタン発生器の出力であるテストパタン６を選択し、
被テスト回路１の入力端子２に印加する。この場合第１
図（ａ）においては各ユニット毎に固有の値として、ま
た、第１図（ｂ）においては各ユニット共に共通の値と
して入力される。期待値生成回路８では入力バタンに対
応したユニットの正しい応答値をその出力線９に出力し
ている。この結果、各ユニットの出力端子３に得られる
出力結果は期待値生成回路の出力線９の出力と比較回路
１０により比較され、正しく動作したか否かを判定結果
１１として出力する。

通常状態ではテスト制御回路１２により状態切替回路７
は外部信号入力を選択し、被テスト回路１の入力端子に
印加し、テストバタン発生器５、期待値生成回路８及び
比較回路１０の動作を不活性化する。この結果被テスト
回路１は通常の動作を行なう。

この様に従来の論理回路のテスト構成では、被テスト回
路の故障検出に有効なテストパタンとこれに対応した出
力応答の期待値をあらかじめ用意する必要がある。これ
は論理シミュレーションや人手によってめるが、テスト
工程の中で最も面倒な作業であり、その工数は論理装置
の規模の２〜３乗に比例すると云われている。又、装置
内で自己テストする場合には、これらを格納するための
大きなメモリやその制御用のハードウェアを内蔵せねば
ならずハードウェア負担が大きくなる。

このため、テストパタンの作成に当っては論理構造を無
視し、ランダムバタンを発生させることによりテスト工
数を大幅に削減することが考えられている。又、出力応
答については、圧縮することによりデータ量の削減が考
えられている。この場合でも故障検出率を上げるために
はテストバタン数を多くせねばならないこと、圧縮によ
り見逃しが生じること、依然として期待値を必要とする
等の欠点を有していた。

（発明の目的）本発明はこれらの欠点を除去するため、繰り返し性のあ
る論理構造に着目し、比較基準値をあらかじめ用意する
のではなく、被テスト回路の出力応答自身から生成させ
ることにした自己テスト回路を提供しようとするもので
、以下図面について詳細に説明する。

（発明の構成および作用）第２図は本発明の一実施例の構成を示すもので、第１図
に示した期待値生成回路８に代えて擬似期待値生成回路
８′を設けた点が異なり、その他の符号は全て第１図で
説明したものと同じである。

擬似期待値生成回路８′は被テスト回路１の各ユニット
１１〜１．ｌの出力端子３から送出される出力応答値か
ら比較基準値を作成するための回路であり、複数ユニッ
トの応答の内通半数を占める応答値をもって出力とする
多数決回路を中心に構成されている。

これを動作するには、まず電源投入又はテスト指示によ
りテスト制御回路入力信号１３としてトリガ信号が印加
されテスト制御回路１２が駆動される。

この結果、制御回路出力信号１４により各機能ブロック
はテスト状態となり、状態切替回路７はテストバタン発
生器５の出力であるテストバタン６を被テスト回路１に
印加する様に動作する。被テスト回路の各ユニットは共
通のテストパタンか印加されるため、各ユニットに故障
や欠陥が無い場合には全て同じ出力応答を示す。又、故
障や欠陥がある場合でも、その生起確率が小さい場合に
は複数のユニットの応答系列から正しい応答系列を推測
することができる。擬似期待値生成回路８″はこの様な
観点からＮ個あるユニットの出力応答について多数決を
取り、その出力線９の値をもって比較基準値（正しい応
答系列）とする。

従って、出力線９に得られる比較基準値と各ユニットの
出力端子３からの出力応答とを比較し、一致していれば
正常（良）、不一致の場合は異常（不良）と判定する。

第３図は本発明の他の実施例の基本概念を示すフローチ
ャートである。これは特定のユニットの応答を擬似期待
値と仮定し、これと他の全ユニットの出力応答を比較し
て全ユニットの良／不良判定を同時に行なうテスト法で
あり、次の２項を前提条件とする。同一機能を有する複
数のユニットに対し多数のテストパタンを印加した場合
、■良ユニット同志の出力応答は常に一致する。■不良
ユニット同志の出力応答が一致することは稀である（生
起確率が非常に小さい。）。

まず、特定のユニットを比較基準として選定しその出力
応答と他のユニットの出力応答とを比較する。その結果
、全てのユニットと不一致となった場合は比較基準とし
たユニットを欠陥ユニットと判定し、他のユニットを新
たな比較基準となるユニットに選定してテストを続ける
。もし新たな比較基準となるべきユニットが無い場合は
パ全ユニット共不良と判定”しテストを終了する。又、
比較結果が°゛全て不一致”ではない場合は、比較基準
となったユニットを良ユニットと判定し、比較結果をそ
のまま各ユニットの良否判定結果としてテストを終了す
る。

第４図は第３図の基本概念に基づく本発明の他の実施例
の構成を示すもので、１〜１４は第２図で説明したもの
と同一であり、比較回路１０による判定結果１１が全て
一致したか否かを判定するための一致判定回路１５を設
けたことと、その一致判定回路１５の出力１６をテスト
制御回路１２に入力し、テストシーケンスを制御するよ
うにした点に特徴がある。

これの動作を説明すると、まず電源投入又はテスト指示
により、テスト制御回路入力信号１３としてトリガ信号
が印加され、テスト制御回路１２が駆動される。この結
果、制御回路出力信号１４により各機能ブロックはテス
ト状態となり、状態切替回路７はテストバタン発生器５
の出力であるテストパタン６を被テスト回路１に印加す
る。被テスト回路１の各ユニット１．〜１．ｌは共通の
テストパタンか印加されるため、故障や欠陥がない場合
は全て同じ出力応答を示す。擬似期待値生成回路８′は
テスト制御回路１２の制御回路出力信号１４により、任
意のしかしテスト制御回路１２で特定したユニットの出
力応答を選択し、それを比較基準値として出力線９に出
力する。この結果、比較回路１０により、出力線９の比
較基準値と各ユニットの出力端子３の出力応答は比較さ
れ、その判定結果１１を出力する。一致判定回路１５は
各ユニットの判定結果が全て不一致であれば比較基準と
なったユニットを欠陥ユニットとみなし、他のユニット
の良否は不明とする。又、少なくとも１つ他に一致する
ユニットがあれば、比較基準としたユニットを良ユニッ
トとみなし、各ユニットの比較結果をそのまま良否判定
結果としテストを終了する。従って、一致判定回路工５
の結果が全て不一致の場合は、更に擬似期待値生成回路
８′の入力を他のユニットに切り換えて、比較基準が良
ユニットと判定されるか、切り換えるべきユニットが無
くなるまで上記テストサイクルを繰り返す。

（効　果）以上説明したように、本発明は比較基準となる擬似期待
値はテスト時の被テスト回路自身の出力応答から生成す
るため、入力テストパタンを考慮することが不要であり
、テストパタンやその出力期待値の作成を必要とせずテ
スト工程の大幅な簡略化が計れる。又期特値生成用のＲ
ＡＭ、ＲＯＭ及びその関連の周辺回路が不要となり、ハ
ードウェア量の削減が計れる等の利点がある。

【図面の簡単な説明】

第１図は従来の論理装置のテスト回路の構成を示す図、
第２図は本発明の一実施例の構成を示す図、第３図は本
発明の他の実施例の基本概念を示すフローチャート、第
４図は本発明の他の実施例の構成を示す図である。１　・・・被テスト回路、１．〜ＩＮ・・・ユニット（
論理回路）、　２・・・入力端子、　３・・・出力端子
、４・・・外部入力信号、　５・・・テストバタン発、
止器、・　６・・・テストパタン、　７・・・状態切替
回路、　８・・・期待値生成回路、８′・・・擬似期待
値生成回路、　９　・・・出力線、１０・・・比較回路
、１１・・・判定結果、Ｉ２・・・テスト制御部、１３
・・・テスト制御回路入力信号、１４・・・テスト制御
回路出力信号、１５・・・一致判定回路、１６・・・一
致判定回路出力。特許出願人　日本電信電話公社第１図（ａ）第２　図

Claims

【特許請求の範囲】

（１）同一構成の機能ユニット８個で所定の機能を実現
する装置におりて、入力側に各機能ユニットに対応した
Ｎ組の信号からなる外部からの第１の信号と、装置内部
で生成した第２の信号のどちらかを選定する入力切替手
段を設け、制御信号により決まる第１の状態では前記第
１の信号を選択し、第２の状態では前記第２の信号を選
択して各機能ユニットに入力し、出力側には、各機能ユ
ニットの出力を入力として各機能ユニットの正常性を判
定するための判定基準値を生成する基準値生成手段と、
基準値生成手段の出力と各機能ユニットの出力を比較し
て、各機能ユニットの正常性を判定する判定手段、及び
判定手段の出力と外部からの第３の信号により全体を制
御するための制御手段を備え、第３の信号により前記各
機能ユニットの正常性の判定を行なうことを特徴とする
自己テスト回路。
（２）基準値生成手段として各機能ユニットの出力結果
のうちで過半数を占める出力結果を出力とする多数決手
段を用いたことを特徴とする特許請求の範囲第（１）項
記載の自己テスト回路。
（３）基準値生成手段として任意の機能ユニットの出力
結果を用いることを特徴とする特許請求の範囲第（１）
項記載の自己テスト回路。