JPS6362013B2 - - Google Patents
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- Publication number
- JPS6362013B2 JPS6362013B2 JP22370983A JP22370983A JPS6362013B2 JP S6362013 B2 JPS6362013 B2 JP S6362013B2 JP 22370983 A JP22370983 A JP 22370983A JP 22370983 A JP22370983 A JP 22370983A JP S6362013 B2 JPS6362013 B2 JP S6362013B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- flop
- flip
- request signal
- bus release
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、マイクロコンピユータに関し、特に
バス開放機能と割込制御機能とを備えたマイクロ
コンピユータに関する。
バス開放機能と割込制御機能とを備えたマイクロ
コンピユータに関する。
近年、集積回路技術の進歩に伴い、同一シリコ
ン基板上に、記憶装置や、割込制御、バス開放制
御、タイマ・カウンタ、シリアル送受信等の機能
を備えたマイクロコンピユータ（以下MCUと記
す）が出現し、各種の制御機器等いろいろ用途に
使用されるようになつた。このような機器には、
MCUの他に、フロツピーデイスクコントローラ
が表示コントローラ等の周辺装置が付加される。
これらの周辺装置とMCUのデータメモリ間のデ
ータ転送にはDMAコントローラを用い、MCU
を介することなく高速でデータを転送するDMA
転送が知られている。この場合、DMAコントロ
ーラは、周辺装置からDMA要求信号を受け、
MCUに対しバス開放要求信号を出力する。MCU
はこれを受け、処理の途中の適当なタイミングで
停止し、バスを開放するとともにバス使用許可信
号を出力する。一方、DMAコントローラは
MCUのバス使用許可信号を確認し、DMA転送
を開始する。また、前述のようなMCUは通常割
込制御機能を備え、一定時間ごとにCPUに割込
要求信号を出力し、定められた処理を実行させた
り、外部からの割込要求信号により一定の処理を
実行するいわゆる割込処理が知られている。これ
らの割込は、CPUからの命令でマスク可能なマ
スカブル割込と、マスク不可能なノンマスカブル
割込とがある。後者のノンマスカブル割込は、通
常外部機器の異常やプログラムの暴走等の非常時
の最優先割込として用いられる。
ン基板上に、記憶装置や、割込制御、バス開放制
御、タイマ・カウンタ、シリアル送受信等の機能
を備えたマイクロコンピユータ（以下MCUと記
す）が出現し、各種の制御機器等いろいろ用途に
使用されるようになつた。このような機器には、
MCUの他に、フロツピーデイスクコントローラ
が表示コントローラ等の周辺装置が付加される。
これらの周辺装置とMCUのデータメモリ間のデ
ータ転送にはDMAコントローラを用い、MCU
を介することなく高速でデータを転送するDMA
転送が知られている。この場合、DMAコントロ
ーラは、周辺装置からDMA要求信号を受け、
MCUに対しバス開放要求信号を出力する。MCU
はこれを受け、処理の途中の適当なタイミングで
停止し、バスを開放するとともにバス使用許可信
号を出力する。一方、DMAコントローラは
MCUのバス使用許可信号を確認し、DMA転送
を開始する。また、前述のようなMCUは通常割
込制御機能を備え、一定時間ごとにCPUに割込
要求信号を出力し、定められた処理を実行させた
り、外部からの割込要求信号により一定の処理を
実行するいわゆる割込処理が知られている。これ
らの割込は、CPUからの命令でマスク可能なマ
スカブル割込と、マスク不可能なノンマスカブル
割込とがある。後者のノンマスカブル割込は、通
常外部機器の異常やプログラムの暴走等の非常時
の最優先割込として用いられる。
従来のMCUにおいては、前述のノンマスカブ
ルの割込処理中であつても、バス開放要求信号に
より処理の途中の適当なタイミングで停止してし
まう。あるいは、バス開放中にノンマスカブル割
込要求があつても、バス開放要求信号が続く限り
割込処理が実行されない。このため、非常時の最
優先割込処理が中断したり、待たされたりしてし
まうという欠点があつた。
ルの割込処理中であつても、バス開放要求信号に
より処理の途中の適当なタイミングで停止してし
まう。あるいは、バス開放中にノンマスカブル割
込要求があつても、バス開放要求信号が続く限り
割込処理が実行されない。このため、非常時の最
優先割込処理が中断したり、待たされたりしてし
まうという欠点があつた。
本発明の目的は、上記欠点を除去し、最優先割
込処理中はバス開放機能を抑制することが可能で
あり、バス開放許可中であつても最優先割込処理
が待たされることなく実行可能であり、バスの競
合を避けることができ、汎用性を高めたマイクロ
コンピユータを提供することにある。
込処理中はバス開放機能を抑制することが可能で
あり、バス開放許可中であつても最優先割込処理
が待たされることなく実行可能であり、バスの競
合を避けることができ、汎用性を高めたマイクロ
コンピユータを提供することにある。
本発明の第１の発明のマイクロコンピユータ
は、割込要求信号を入力してワンシヨツトパルス
を出力するエツジ検出回路と該ワンシヨツトパル
スの入力によりセツトされ割込復帰命令によりリ
セツトされる第１のフリツプフロツプと前記割込
要求信号を一時保留する割込保留回路とを有する
割込制御回路と、前記第１のフリツプフロツプの
出力を遅延する遅延手段と該遅延手段により前記
バス開放要求信号を抑制する抑制手段と該抑制手
段を介してCPUの定められたタイミングで送ら
れるバス開放要求信号によりセツトあるいはリセ
ツトされる第２のフリツプフロツプと該第２のフ
リツプフロツプの出力と前記第１のフリツプフロ
ツプとの出力により前記バス開放許可信号を抑制
する手段とを有するバス開放制御回路とを含んで
構成される。
は、割込要求信号を入力してワンシヨツトパルス
を出力するエツジ検出回路と該ワンシヨツトパル
スの入力によりセツトされ割込復帰命令によりリ
セツトされる第１のフリツプフロツプと前記割込
要求信号を一時保留する割込保留回路とを有する
割込制御回路と、前記第１のフリツプフロツプの
出力を遅延する遅延手段と該遅延手段により前記
バス開放要求信号を抑制する抑制手段と該抑制手
段を介してCPUの定められたタイミングで送ら
れるバス開放要求信号によりセツトあるいはリセ
ツトされる第２のフリツプフロツプと該第２のフ
リツプフロツプの出力と前記第１のフリツプフロ
ツプとの出力により前記バス開放許可信号を抑制
する手段とを有するバス開放制御回路とを含んで
構成される。
本発明の第２の発明のマイクロコンピユータ
は、割込要求信号を入力してワンシヨツトパルス
を出力するエツジ検出回路と該ワンシヨツトパル
スの入力によりセツトされ割込復帰命令によりリ
セツトされる第１のフリツプフロツプと前記割込
要求信号を一時保留する割込保留回路とを有する
割込制御回路と、前記第１のフリツプフロツプの
出力を遅延する遅延手段と該遅延手段により前記
バス開放要求信号を抑制する抑制手段と該抑制手
段を介してCPUを定められたタイミングで送ら
れるバス開放要求信号によりセツトあるいはリセ
ツトされる第２のフリツプフロツプと該第２のフ
リツプフロツプの出力と前記第１のフリツプフロ
ツプとの出力により前記バス開放許可信号を抑制
する手段と前記遅延手段の遅延時間を選択する選
択回路とを有するバス開放制御回路とを含んで構
成される。
は、割込要求信号を入力してワンシヨツトパルス
を出力するエツジ検出回路と該ワンシヨツトパル
スの入力によりセツトされ割込復帰命令によりリ
セツトされる第１のフリツプフロツプと前記割込
要求信号を一時保留する割込保留回路とを有する
割込制御回路と、前記第１のフリツプフロツプの
出力を遅延する遅延手段と該遅延手段により前記
バス開放要求信号を抑制する抑制手段と該抑制手
段を介してCPUを定められたタイミングで送ら
れるバス開放要求信号によりセツトあるいはリセ
ツトされる第２のフリツプフロツプと該第２のフ
リツプフロツプの出力と前記第１のフリツプフロ
ツプとの出力により前記バス開放許可信号を抑制
する手段と前記遅延手段の遅延時間を選択する選
択回路とを有するバス開放制御回路とを含んで構
成される。
第１図は本第１の発明の一実施例のブロツク図
である。
である。
この実施例は、割込要求信号NMIを入力して
ワンシヨツトパルスを出力するエツジ検出回路２
１とこのワンシヨツトパルスの入力によりセツト
される割込復帰命令RETIによりリセツトされる
第１のフリツプフロツプ２３と割込要求信号
NMIを一時保留する割込保留回路２２とを有す
る割込制御回路１３と、Ｒ―Ｓ型の第１のフリツ
プフロツプ２３の出力は遅延する遅延手段として
のＤ型フリツプフロツプ２９とこのＤ型フリツプ
フロツプ２９によりバス開放要求信号HOLDを
抑制する抑制手段としてのゲート回路２７とこの
ゲート回路２７を介してCPU１２の定められた
タイミングで送られるバス開放要求信号HOLD
によりセツトあるいはリセツトされるＲ―Ｓ型の
第２のフリツプフロツプ２４とこの第２のフリツ
プフロツプ２４の出力と第１のフリツプフロツプ
２３との出力によりバス開放許可信号HOLDAを
抑制する手段としてのアンドゲート２６とを有す
るバス開放制御回路１４とを含んで構成される。
ワンシヨツトパルスを出力するエツジ検出回路２
１とこのワンシヨツトパルスの入力によりセツト
される割込復帰命令RETIによりリセツトされる
第１のフリツプフロツプ２３と割込要求信号
NMIを一時保留する割込保留回路２２とを有す
る割込制御回路１３と、Ｒ―Ｓ型の第１のフリツ
プフロツプ２３の出力は遅延する遅延手段として
のＤ型フリツプフロツプ２９とこのＤ型フリツプ
フロツプ２９によりバス開放要求信号HOLDを
抑制する抑制手段としてのゲート回路２７とこの
ゲート回路２７を介してCPU１２の定められた
タイミングで送られるバス開放要求信号HOLD
によりセツトあるいはリセツトされるＲ―Ｓ型の
第２のフリツプフロツプ２４とこの第２のフリツ
プフロツプ２４の出力と第１のフリツプフロツプ
２３との出力によりバス開放許可信号HOLDAを
抑制する手段としてのアンドゲート２６とを有す
るバス開放制御回路１４とを含んで構成される。
次に、本実施例の動作について第２図の動作タ
イミング図を用いて説明する。
イミング図を用いて説明する。
割込要求信号NMI入力されると、エツジ検出
回路２１は、ワンシヨツトパルスを出力し、フリ
ツプフロツプ（以下Ｆ／Ｆと記す）２３をセツト
する。これにより、アンドゲート２６は禁止され
る。Ｆ／Ｆ２９はＦ／Ｆ２３の出力を受け、遅れ
てアンドゲート２７が禁止されるため、アンドゲ
ート２５も禁止される。従つて、バス開放要求信
号HOLDがハイレベル（以下“１”と記す。）と
なつても、バス開放許可信号HOLDAは、ロウレ
ベル（以下“０”と記す。）のままで、バスを他
のコントローラに開放しない。また、タイミング
制御回路３１にも何ら影響しない。一方、割込処
理の実行は、CPU１２の実行中の一命令が終了
するまで、割込保留回路２２により保留される。
回路２１は、ワンシヨツトパルスを出力し、フリ
ツプフロツプ（以下Ｆ／Ｆと記す）２３をセツト
する。これにより、アンドゲート２６は禁止され
る。Ｆ／Ｆ２９はＦ／Ｆ２３の出力を受け、遅れ
てアンドゲート２７が禁止されるため、アンドゲ
ート２５も禁止される。従つて、バス開放要求信
号HOLDがハイレベル（以下“１”と記す。）と
なつても、バス開放許可信号HOLDAは、ロウレ
ベル（以下“０”と記す。）のままで、バスを他
のコントローラに開放しない。また、タイミング
制御回路３１にも何ら影響しない。一方、割込処
理の実行は、CPU１２の実行中の一命令が終了
するまで、割込保留回路２２により保留される。
実行中の命令が終了すると、割込処理が開始さ
れ、予め定められた処理手順に従い、命令が実行
される。割込処理の最後は、割込復帰命令RETI
により、割込処理以前の処理に復帰する。この時
点で、Ｆ／Ｆ２３は割込復帰命令RETIにより、
リセツトされ、アンドゲート２６が有効となり、
遅れてアンドゲート２７，２５も有効となり、バ
ス開放要求信号HOLDがタイミング制御回路３
１に伝達され、CPU１２の定められたタイミン
グで、Ｆ／Ｆ２４がセツトされ、バス開放許可信
号HOLDAが“１”となる。これにより、バス開
放要求信号HOLDを出力しているコントローラ
がバスの制御権を得て、DMA転送等が実行され
る。従つて、最優先のノンマスカブル割込処理中
には、バス開放要求を抑制することが可能とな
る。
れ、予め定められた処理手順に従い、命令が実行
される。割込処理の最後は、割込復帰命令RETI
により、割込処理以前の処理に復帰する。この時
点で、Ｆ／Ｆ２３は割込復帰命令RETIにより、
リセツトされ、アンドゲート２６が有効となり、
遅れてアンドゲート２７，２５も有効となり、バ
ス開放要求信号HOLDがタイミング制御回路３
１に伝達され、CPU１２の定められたタイミン
グで、Ｆ／Ｆ２４がセツトされ、バス開放許可信
号HOLDAが“１”となる。これにより、バス開
放要求信号HOLDを出力しているコントローラ
がバスの制御権を得て、DMA転送等が実行され
る。従つて、最優先のノンマスカブル割込処理中
には、バス開放要求を抑制することが可能とな
る。
第３図はこの実施例のバス開放中に割込要求信
号が、入力された場合の動作タイミング図であ
る。
号が、入力された場合の動作タイミング図であ
る。
割込要求信号NMIが入力されると、エツジ検
出回路２１はワンシヨツトパルスを出力し、Ｆ／
Ｆ２３がセツトされる。これによりアンドゲート
２６は直に禁止され、バス開放許可信号HOLDA
は“０”になる。この時点では、アンドゲート２
７は有効であるためCPU１２はバス開放状態で
ある。一方、バス開放要求信号HOLDを出力し
ているDMAコントローラ等は、バス開放許可信
号HOLDAが“０”になつても、直ぐにはバスを
開放できず、転送の１サイクル終了後、バスを開
放する。マイクロコンピユータ（MPU）１１は、
Ｆ／Ｆ２９の遅延時間だけ遅れて割込処理が開始
されるため、バスの競合を避けることができる。
また、MCU１１は割込処理実行後、割込復帰命
令RETIにより復帰する。この時点でＦ／Ｆ２３
がリセツトされ、第３図の説明と同様に、バス開
放許可信号が再び“１”となり、DMAコントロ
ーラ等がバスの使用権を得る。
出回路２１はワンシヨツトパルスを出力し、Ｆ／
Ｆ２３がセツトされる。これによりアンドゲート
２６は直に禁止され、バス開放許可信号HOLDA
は“０”になる。この時点では、アンドゲート２
７は有効であるためCPU１２はバス開放状態で
ある。一方、バス開放要求信号HOLDを出力し
ているDMAコントローラ等は、バス開放許可信
号HOLDAが“０”になつても、直ぐにはバスを
開放できず、転送の１サイクル終了後、バスを開
放する。マイクロコンピユータ（MPU）１１は、
Ｆ／Ｆ２９の遅延時間だけ遅れて割込処理が開始
されるため、バスの競合を避けることができる。
また、MCU１１は割込処理実行後、割込復帰命
令RETIにより復帰する。この時点でＦ／Ｆ２３
がリセツトされ、第３図の説明と同様に、バス開
放許可信号が再び“１”となり、DMAコントロ
ーラ等がバスの使用権を得る。
第４図は本第２の発明の一実施例のバス開放制
御回路部分のブロツク図である。
御回路部分のブロツク図である。
本第２の発明においてはバス開放制御回路以外
は第１図に示した実施例と同じであるので、バス
開放制御回路１４′についてのみ説明する。
は第１図に示した実施例と同じであるので、バス
開放制御回路１４′についてのみ説明する。
第２の発明においては、割込制御回路１３の第
１のフリツプフロツプ２３の出力を遅延する手段
としてのＤ型フリツプフロツプ２４の遅延時間を
選択する手段として選択回路５１と複数ビツトの
Ｄ型フリツプフロツプ５２とトランジスタ５３〜
５５から成るスイツチ回路とを付加している。選
択回路５１によりDMAコントローラ等の応答時
間に応じて第１のフリツプフロツプ２３の出力の
遅延時間を選択することが可能となる。即ち、選
択回路５１は、スイツチ回路としてのトランジス
タ５３，５４，５５のどれかを選択する。
１のフリツプフロツプ２３の出力を遅延する手段
としてのＤ型フリツプフロツプ２４の遅延時間を
選択する手段として選択回路５１と複数ビツトの
Ｄ型フリツプフロツプ５２とトランジスタ５３〜
５５から成るスイツチ回路とを付加している。選
択回路５１によりDMAコントローラ等の応答時
間に応じて第１のフリツプフロツプ２３の出力の
遅延時間を選択することが可能となる。即ち、選
択回路５１は、スイツチ回路としてのトランジス
タ５３，５４，５５のどれかを選択する。
以上詳細に説明したように、発明によれば、最
優先割込処理中は、バス開放機能を抑制すること
が可能で、高速な割込処理が可能となるととも
に、バス開放許可中であつても、最優先割込処理
が、待たされることなく、実行可能となる。ま
た、コントローラ等の応答時間により、遅延時間
を選択できるため、バスの競合を避けることがで
き、非常に汎用性の高いマイクロコンピユータを
得ることができる。
優先割込処理中は、バス開放機能を抑制すること
が可能で、高速な割込処理が可能となるととも
に、バス開放許可中であつても、最優先割込処理
が、待たされることなく、実行可能となる。ま
た、コントローラ等の応答時間により、遅延時間
を選択できるため、バスの競合を避けることがで
き、非常に汎用性の高いマイクロコンピユータを
得ることができる。
第１図は本第１の発明の一実施例のブロツク
図、第２図及び第３図は第１図に示す実施例の動
作タイミング図、第４図は本第２の発明の一実施
例のバス開放制御回路部分のブロツク図である。 １１…マイクロコンピユータ、１２…CPU、
１３…割込制御回路、１４，１４′…バス開放制
御回路、２１…エツジ検出回路、２２…割込保留
回路、２３…Ｒ―Ｓ型第１のフリツプフロツプ、
２４…Ｒ―Ｓ型第２のフリツプフロツプ、２５，
２６，２７…アンドゲート、２８…インバータ、
２９，３０…Ｄ型フリツプフロツプ、３１…タイ
ミング制御回路、５１…選択回路、５２…Ｄ型フ
リツプフロツプ、５３，５４，５５…トランジス
タ、HOLD…バス開放要求信号、HOLDA…バス
開放許可信号、NMI…割込要求信号、RETI…割
込復帰命令。
図、第２図及び第３図は第１図に示す実施例の動
作タイミング図、第４図は本第２の発明の一実施
例のバス開放制御回路部分のブロツク図である。 １１…マイクロコンピユータ、１２…CPU、
１３…割込制御回路、１４，１４′…バス開放制
御回路、２１…エツジ検出回路、２２…割込保留
回路、２３…Ｒ―Ｓ型第１のフリツプフロツプ、
２４…Ｒ―Ｓ型第２のフリツプフロツプ、２５，
２６，２７…アンドゲート、２８…インバータ、
２９，３０…Ｄ型フリツプフロツプ、３１…タイ
ミング制御回路、５１…選択回路、５２…Ｄ型フ
リツプフロツプ、５３，５４，５５…トランジス
タ、HOLD…バス開放要求信号、HOLDA…バス
開放許可信号、NMI…割込要求信号、RETI…割
込復帰命令。
Claims (1)
- 【特許請求の範囲】 １ 割込要求信号を入力してワンシヨツトパルス
を出力するエツジ検出回路と該ワンシヨツトパル
スの入力によりセツトされ割込復帰命令によりリ
セツトされる第１のフリツプフロツプと前記割込
要求信号を一時保留する割込保留回路とを有する
割込制御回路と、前記第１のフリツプフロツプの
出力を遅延する遅延手段と該遅延手段により前記
バス開放要求信号を抑制する抑制手段と該抑制手
段を介してCPUの定められたタイミングで送ら
れるバス開放要求信号によりセツトあるいはリセ
ツトされる第２のフリツプフロツプと該第２のフ
リツプフロツプの出力と前記第１のフリツプフロ
ツプとの出力により前記バス開放許可信号を抑制
する手段とを有するバス開放制御回路とを含むこ
とを特徹とするマイクロコンピユータ。 ２ 割込要求信号を入力してワンシヨツトパルス
を出力するエツジ検出回路と該ワンシヨツトパル
スの入力によりセツトされ割込復帰命令によりリ
セツトされる第１のフリツプフロツプと前記割込
要求信号を一時保留する割込回路とを有する割込
制御回路と、前記第１のフリツプフロツプの出力
を遅延する遅延手段と該遅延手段により前記バス
開放要求信号を抑制する抑制手段と該抑制手段を
介してCPUの定められたタイミングで送られる
バス開放要求信号によりセツトあるいはリセツト
される第２のフリツプフロツプと該第２のフリツ
プフロツプの出力と前記第１のフリツプフロツプ
との出力により前記バス開放許可信号を抑制する
手段と前記遅延手段の遅延時間を選択する選択回
路とを有するバス開放制御回路とを含むことを特
徴とするマイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22370983A JPS60116060A (ja) | 1983-11-28 | 1983-11-28 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22370983A JPS60116060A (ja) | 1983-11-28 | 1983-11-28 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60116060A JPS60116060A (ja) | 1985-06-22 |
| JPS6362013B2 true JPS6362013B2 (ja) | 1988-12-01 |
Family
ID=16802431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22370983A Granted JPS60116060A (ja) | 1983-11-28 | 1983-11-28 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116060A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6379156A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Micro Comput Eng Ltd | デ−タ処理装置 |
-
1983
- 1983-11-28 JP JP22370983A patent/JPS60116060A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60116060A (ja) | 1985-06-22 |
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