JPS638503B2 - - Google Patents
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- Publication number
- JPS638503B2 JPS638503B2 JP12720883A JP12720883A JPS638503B2 JP S638503 B2 JPS638503 B2 JP S638503B2 JP 12720883 A JP12720883 A JP 12720883A JP 12720883 A JP12720883 A JP 12720883A JP S638503 B2 JPS638503 B2 JP S638503B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- bus
- signal
- control circuit
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、マイクロコンピユータに関し、特に
バス開放機能と割込制御機能とを備えたマイクロ
コンピユータに関する。
バス開放機能と割込制御機能とを備えたマイクロ
コンピユータに関する。
近年、集積回路技術の進歩に伴い、同一シリコ
ン基板上に、記憶装置や、割込制御、バス開放制
御、タイマカウンタシリアル送受信機能等、いろ
いろな機能を備えたマイクロコンピユータが出現
し、各種制御機器等、いろいろな用途に使用され
るようになつている。このような制御機器の処理
能力を向上させるため、複数個のマイクロコンピ
ユータを使用する、いわゆるマルチプロセツサシ
ステムが知られている。このマルチプロセツサシ
ステムにおいては、一部の記憶装置や周辺装置を
マイクロコンピユータ間で共有する構成が一般的
である。この場合、複数個のマイクロコンピユー
タが共通なバスを介して、共有の記憶装置や周辺
装置をアクセスするために、これらの使用に関し
て、マイクロコンピユータ間で競合が生じる。こ
のため、バスを使用する場合、他のマイクロコン
ピユータにバス開放要求信号を出力し、バスの使
用権を得たことを確認してからバスの使用を開始
する。一方、バス開放要求信号を受けたマイクロ
コンピユータは、処理の途中の適当なタイミング
で停止し、バスを開放し、他のマイクロコンピユ
ータにバス使用許可信号を出力する。
ン基板上に、記憶装置や、割込制御、バス開放制
御、タイマカウンタシリアル送受信機能等、いろ
いろな機能を備えたマイクロコンピユータが出現
し、各種制御機器等、いろいろな用途に使用され
るようになつている。このような制御機器の処理
能力を向上させるため、複数個のマイクロコンピ
ユータを使用する、いわゆるマルチプロセツサシ
ステムが知られている。このマルチプロセツサシ
ステムにおいては、一部の記憶装置や周辺装置を
マイクロコンピユータ間で共有する構成が一般的
である。この場合、複数個のマイクロコンピユー
タが共通なバスを介して、共有の記憶装置や周辺
装置をアクセスするために、これらの使用に関し
て、マイクロコンピユータ間で競合が生じる。こ
のため、バスを使用する場合、他のマイクロコン
ピユータにバス開放要求信号を出力し、バスの使
用権を得たことを確認してからバスの使用を開始
する。一方、バス開放要求信号を受けたマイクロ
コンピユータは、処理の途中の適当なタイミング
で停止し、バスを開放し、他のマイクロコンピユ
ータにバス使用許可信号を出力する。
また、前述のようなマイクロコンピユータは、
通常、割込制御回路を備え、一定時間ごとに
CPU（中央処理装置）に割込要求信号を出力し、
定められた処理を実行させたり、外部からの割込
要求信号により一定の処理を実行するいわゆる割
込処理が知られている。これらの割込はCPUか
らの命令でマスク可能なマスカブル割込と、マス
ク不可能なノンマスカブル割込とがある。後者の
ノンマスカブル割込は、通常、外部機器の異常や
プログラムの暴走等の非常時の最優先割込として
用いられる。
通常、割込制御回路を備え、一定時間ごとに
CPU（中央処理装置）に割込要求信号を出力し、
定められた処理を実行させたり、外部からの割込
要求信号により一定の処理を実行するいわゆる割
込処理が知られている。これらの割込はCPUか
らの命令でマスク可能なマスカブル割込と、マス
ク不可能なノンマスカブル割込とがある。後者の
ノンマスカブル割込は、通常、外部機器の異常や
プログラムの暴走等の非常時の最優先割込として
用いられる。
従来のマイクロコンピユータにおいては、前述
のノンマスカブルの割込処理実行中であつても、
バス開放要求信号により、処理の途中の適当なタ
イミングで停止してしまうため、非常時の最優先
割込処理が中断してしまい非常時の対策が十分に
できなくなるという欠点がある。
のノンマスカブルの割込処理実行中であつても、
バス開放要求信号により、処理の途中の適当なタ
イミングで停止してしまうため、非常時の最優先
割込処理が中断してしまい非常時の対策が十分に
できなくなるという欠点がある。
本発明の目的は、かかる従来技術の欠点を除去
し、バス開放機能を、最優先処理中は抑制するこ
とのできる、汎用性の高いマイクロコンピユータ
を提供することにある。
し、バス開放機能を、最優先処理中は抑制するこ
とのできる、汎用性の高いマイクロコンピユータ
を提供することにある。
本発明のマイクロコンピユータは、割込制御回
路と、該割込制御回路からの開放制御信号により
その機能が抑制されるバス開放制御回路とを含む
ことから構成される。
路と、該割込制御回路からの開放制御信号により
その機能が抑制されるバス開放制御回路とを含む
ことから構成される。
以下、本発明の実施例を図面を用いて詳細に説
明する。
明する。
第１図は本発明の基本的な構成を示すブロツク
図である。
図である。
１は本発明のマイクロコンピユータで、割込制
御回路２と、この割込制御回路２からの開放制御
信号５によりその機能が抑制されるバス開放制御
回路３とを含んで構成されている。なお、４は
CPU、６は割込要求信号、７はバス開放要求信
号、８はバス開放許可信号である。
御回路２と、この割込制御回路２からの開放制御
信号５によりその機能が抑制されるバス開放制御
回路３とを含んで構成されている。なお、４は
CPU、６は割込要求信号、７はバス開放要求信
号、８はバス開放許可信号である。
第２図は本発明の一実施例の要部を示すブロツ
ク図である。
ク図である。
２１は割込要求信号６のエツジ検出回路、２２
は割込要求信号６を一時保留する割込保留回路、
２３及び２８はセツトリセツト型フリツプフロツ
プ（以下RS−Ｆ／Ｆと記す。）、２４はＤ−Ｆ／
Ｆ、２５，２６はアンドゲート、２７はインバー
タ、２９はタイミング制御回路である。
は割込要求信号６を一時保留する割込保留回路、
２３及び２８はセツトリセツト型フリツプフロツ
プ（以下RS−Ｆ／Ｆと記す。）、２４はＤ−Ｆ／
Ｆ、２５，２６はアンドゲート、２７はインバー
タ、２９はタイミング制御回路である。
次に、第３図のタイムチヤートを用いて、本実
施例の動作を説明をする。
施例の動作を説明をする。
割込制御回路２に、第３図に示す割込要求信号
６が入力されると、エツジ検出回路２１の出力は
ワンシヨツトパルス信号１０を出力し、RS−
Ｆ／Ｆ２３をセツトする。これにより開放制御信
号５はハイレベルとなり、アンドゲート２５は禁
止され、バス開放要求信号７がハイレベルとなつ
ても、アンドゲート２６の出力はロウレベル、従
つて、RS−Ｆ／Ｆ２８はセツトされないので、
バス開放許可信号８はロウレベルのままで、バス
を開放しない。
６が入力されると、エツジ検出回路２１の出力は
ワンシヨツトパルス信号１０を出力し、RS−
Ｆ／Ｆ２３をセツトする。これにより開放制御信
号５はハイレベルとなり、アンドゲート２５は禁
止され、バス開放要求信号７がハイレベルとなつ
ても、アンドゲート２６の出力はロウレベル、従
つて、RS−Ｆ／Ｆ２８はセツトされないので、
バス開放許可信号８はロウレベルのままで、バス
を開放しない。
一方、割込処理の実行は、CPU４の実行中の
一命令が終了するまで、割込保留回路２２により
保留される。実行中の命令が終了すると、割込処
理が開始され、あらかじめ定められた処理の実行
後、割込復帰命令信号９により、割込処理以前の
処理に復帰する。この時点で、RS−Ｆ／Ｆ２３
は割込復帰命令信号９によりリセツトされ、割込
制御信号５がロウレベルになるので、アンドゲー
ト２５が有効となり、CPU４の定められたタイ
ミングで、タイミング回路２９を介して出力され
るタイミング信号１１により、アンドゲート２６
の出力はハイレベルとなり、RS−Ｆ／Ｆ２８が
セツトされるので、バス開放許可信号８がハイレ
ベルとなる。
一命令が終了するまで、割込保留回路２２により
保留される。実行中の命令が終了すると、割込処
理が開始され、あらかじめ定められた処理の実行
後、割込復帰命令信号９により、割込処理以前の
処理に復帰する。この時点で、RS−Ｆ／Ｆ２３
は割込復帰命令信号９によりリセツトされ、割込
制御信号５がロウレベルになるので、アンドゲー
ト２５が有効となり、CPU４の定められたタイ
ミングで、タイミング回路２９を介して出力され
るタイミング信号１１により、アンドゲート２６
の出力はハイレベルとなり、RS−Ｆ／Ｆ２８が
セツトされるので、バス開放許可信号８がハイレ
ベルとなる。
従つて、本実施例によると、最優先のノンマス
カブル割込の処理中には、バス開放要求を抑制す
ることが可能となるため、割込処理を優先させる
ことが可能で処理の高速化が実現できる。
カブル割込の処理中には、バス開放要求を抑制す
ることが可能となるため、割込処理を優先させる
ことが可能で処理の高速化が実現できる。
第４図は、本発明の他の実施例の要部を示すブ
ロツク図である。
ロツク図である。
本実施例は、第２図に示した実施例の中の割込
制御回路２のRS−Ｆ／Ｆ２３から出力される開
放制御信号５を、アンドゲート３０により、
CPU４（第１図参照）からの命令信号１２，１
３でセツトリセツトが可能な、RS−Ｆ／Ｆ３１
の出力との論理積をとり開放制御信号５′として、
バス開放制御回路３へ出力されるようにしたもの
である。
制御回路２のRS−Ｆ／Ｆ２３から出力される開
放制御信号５を、アンドゲート３０により、
CPU４（第１図参照）からの命令信号１２，１
３でセツトリセツトが可能な、RS−Ｆ／Ｆ３１
の出力との論理積をとり開放制御信号５′として、
バス開放制御回路３へ出力されるようにしたもの
である。
従つて、本実施例によると、RS−Ｆ／Ｆ２３
の出力、すなわち、開放制御信号５を有効にする
か否かが可能になり、割込処理中のバス開放機能
を許可するか否かを切換えることができる。
の出力、すなわち、開放制御信号５を有効にする
か否かが可能になり、割込処理中のバス開放機能
を許可するか否かを切換えることができる。
以上の説明で明らかなように、本発明によれ
ば、前述の構成をとることにより、バス開放回路
の機能を、最優先割込処理中は抑制することが可
能で、非常事態等の処置に非常に有効である。ま
た、割込処理よりも、バス開放機能を優先させる
ことも可能で、非常に汎用性の高いマイクロコン
ピユータを提供することができる。
ば、前述の構成をとることにより、バス開放回路
の機能を、最優先割込処理中は抑制することが可
能で、非常事態等の処置に非常に有効である。ま
た、割込処理よりも、バス開放機能を優先させる
ことも可能で、非常に汎用性の高いマイクロコン
ピユータを提供することができる。
第１図は本発明の基本的な構成を示すブロツク
図、第２図は本発明の一実施例の要部を示すブロ
ツク図、第３図は第２図の実施例の動作を説明す
るためのタイムチヤート、第４図は本発明の他の
実施例の要部を示すブロツク図である。 １……マイクロコンピユータ、２……割込制御
回路、３……バス開放制御回路、４……CPU、
５，５′，６〜１３……信号、２１……エツジ検
出回路、２２……割込保留回路、２３，２４，２
８，３１……フリツプフロツプ、２５，２６，３
０……アンドゲート、２７……インバータ、２９
……タイミング制御回路。
図、第２図は本発明の一実施例の要部を示すブロ
ツク図、第３図は第２図の実施例の動作を説明す
るためのタイムチヤート、第４図は本発明の他の
実施例の要部を示すブロツク図である。 １……マイクロコンピユータ、２……割込制御
回路、３……バス開放制御回路、４……CPU、
５，５′，６〜１３……信号、２１……エツジ検
出回路、２２……割込保留回路、２３，２４，２
８，３１……フリツプフロツプ、２５，２６，３
０……アンドゲート、２７……インバータ、２９
……タイミング制御回路。
Claims (1)
- １ 割込制御回路と、該割込制御回路からの開放
制御信号によりその機能が抑制されるバス開放制
御回路とを含むことを特徴とするマイクロコンピ
ユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12720883A JPS6019270A (ja) | 1983-07-13 | 1983-07-13 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12720883A JPS6019270A (ja) | 1983-07-13 | 1983-07-13 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6019270A JPS6019270A (ja) | 1985-01-31 |
| JPS638503B2 true JPS638503B2 (ja) | 1988-02-23 |
Family
ID=14954393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12720883A Granted JPS6019270A (ja) | 1983-07-13 | 1983-07-13 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019270A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137084A (ja) * | 1985-12-10 | 1987-06-19 | 松下電工株式会社 | 電気かみそり |
| JPH0216667A (ja) * | 1988-07-05 | 1990-01-19 | Yokogawa Electric Corp | プロセッサ・システム |
-
1983
- 1983-07-13 JP JP12720883A patent/JPS6019270A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6019270A (ja) | 1985-01-31 |
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