JPS6362076A - 図形縮小回路 - Google Patents
図形縮小回路Info
- Publication number
- JPS6362076A JPS6362076A JP61207086A JP20708686A JPS6362076A JP S6362076 A JPS6362076 A JP S6362076A JP 61207086 A JP61207086 A JP 61207086A JP 20708686 A JP20708686 A JP 20708686A JP S6362076 A JPS6362076 A JP S6362076A
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- Japan
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- circuit
- thinning
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- reducing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
単純間引き縮小回路と論理和間引き縮小回路とを備え、
これを切替えて使用することにより、単純間引きか論理
和間引きにより図形を縮小すると、回路構成が複雑化す
るため、論理和間引きの際は図形データをそのまま論理
和間引き縮小回路に送出し、単純間引きの際は論理和間
引き縮小回路にあたかも単純間引きしたと同様な動作を
可能とする図形データを送出するようにして、回路構成
を簡易化した。
これを切替えて使用することにより、単純間引きか論理
和間引きにより図形を縮小すると、回路構成が複雑化す
るため、論理和間引きの際は図形データをそのまま論理
和間引き縮小回路に送出し、単純間引きの際は論理和間
引き縮小回路にあたかも単純間引きしたと同様な動作を
可能とする図形データを送出するようにして、回路構成
を簡易化した。
本発明は図形を２値の画素の集合として取り扱う図形処
理装置に係り、特に画素を単純に間引くか、又は隣接し
た画素の論理和により画素を間引く、ことで図形の縮小
を行う場合に、簡易化することが可能な図形縮小回路に
関する。
理装置に係り、特に画素を単純に間引くか、又は隣接し
た画素の論理和により画素を間引く、ことで図形の縮小
を行う場合に、簡易化することが可能な図形縮小回路に
関する。
図形を２値の画素の集合として取り扱う図形処理装置で
は、画素を間引くことにより、図形を縮小することが可
能である。この図形の縮小を行う図形縮小回路には、画
素を単純に縮小率に応じて間引く単純間引き縮小回路と
、唯単に画素を間引くと、黒の画素が間引かれた時、図
形の情報が不確かとなるため、隣接する画素の論理和を
とって出力することで、黒画素を保存する論理和間引き
縮小回路とがある。
は、画素を間引くことにより、図形を縮小することが可
能である。この図形の縮小を行う図形縮小回路には、画
素を単純に縮小率に応じて間引く単純間引き縮小回路と
、唯単に画素を間引くと、黒の画素が間引かれた時、図
形の情報が不確かとなるため、隣接する画素の論理和を
とって出力することで、黒画素を保存する論理和間引き
縮小回路とがある。
この単純間引き縮小回路と論理和間引き縮小回路とを使
用する場合、回路が複雑とならないことが望ましい。
用する場合、回路が複雑とならないことが望ましい。
第４図は従来の縮小回路例を示すブロック図で、第５図
は第４図の単純間引き縮小回路２の一例を示すブロック
図で、第６図は第４図の動作を説明する図である。
は第４図の単純間引き縮小回路２の一例を示すブロック
図で、第６図は第４図の動作を説明する図である。
第６図（ａ）の■に示す如き原画データが、原画データ
端子より論理和間引き縮小回路１に入り、縮小位置デー
タ端子から第６図（ａ）の■に示す如き縮小位置データ
が入力する０本例は７０％に縮小するため１０画素の原
画データ■を３画素毎に間引く場合を示す。
端子より論理和間引き縮小回路１に入り、縮小位置デー
タ端子から第６図（ａ）の■に示す如き縮小位置データ
が入力する０本例は７０％に縮小するため１０画素の原
画データ■を３画素毎に間引く場合を示す。
従って、論理和間引き縮小回路１は縮小位置データ■に
基づき指定された画素と該画素に隣接する画素との論理
和をとる。即ち、■に示す原画データの例えば縮小位置
データが指示する画素の左隣の画素と■に示す如（論理
和をとり、一つの画素として送出され、■に示す如く指
定された縮小率に対応して画素の間引かれた出力が選択
回路３に送出される。
基づき指定された画素と該画素に隣接する画素との論理
和をとる。即ち、■に示す原画データの例えば縮小位置
データが指示する画素の左隣の画素と■に示す如（論理
和をとり、一つの画素として送出され、■に示す如く指
定された縮小率に対応して画素の間引かれた出力が選択
回路３に送出される。
又、第、６図（ｂ）の■に示す如き原画データが、原画
データ端子より単純間引き縮小回路２に入り、縮小位置
データ端子から第６図伽）の■に示す如き縮小位置デー
タが入力する０本例は７０％に縮小するため１０画素の
原画データ■を３画素毎に間引く場合を示す。
データ端子より単純間引き縮小回路２に入り、縮小位置
データ端子から第６図伽）の■に示す如き縮小位置デー
タが入力する０本例は７０％に縮小するため１０画素の
原画データ■を３画素毎に間引く場合を示す。
単純間引き縮小回路２は縮小位置データ■に基づき指定
された画素、即ち、■に示す原画データの指定された画
素の送出を■に示す如く阻止し、■に示す如く指定され
た縮小率に対応して画素の間引かれた出力が選択回路３
に送出される。
された画素、即ち、■に示す原画データの指定された画
素の送出を■に示す如く阻止し、■に示す如く指定され
た縮小率に対応して画素の間引かれた出力が選択回路３
に送出される。
単純間引き縮小回路２は第５図に示す如き構成であり、
原画データは夫々マルチプレクサ５．６゜−，７に入力
する。ＲＯＭ４には縮小位置データが入力し、この縮小
位置データに基づきＲＯＭ４はマルチプレクサ５〜７に
選択信号を送出して、間引く画素に該当するマルチプレ
クサの出力を阻止する。
原画データは夫々マルチプレクサ５．６゜−，７に入力
する。ＲＯＭ４には縮小位置データが入力し、この縮小
位置データに基づきＲＯＭ４はマルチプレクサ５〜７に
選択信号を送出して、間引く画素に該当するマルチプレ
クサの出力を阻止する。
単純間引きか論理和間引きかにより、選択回路３に選択
信号が入力し、選択回路３を切替えることで、目的の間
引きデータが送出される。
信号が入力し、選択回路３を切替えることで、目的の間
引きデータが送出される。
上記の如〈従来は単純間引きと論理和間引きと両方の縮
小方式を実現するためには、夫々の間引き回路を必要と
し、且つその出力を切替える選択回路が必要であり、回
路構成が複雑で高価となるという問題がある。
小方式を実現するためには、夫々の間引き回路を必要と
し、且つその出力を切替える選択回路が必要であり、回
路構成が複雑で高価となるという問題がある。
第１図は本発明の原理ブロック図で、第２図は第１図の
動作を説明する図である。
動作を説明する図である。
前処理回路８に選択信号として＠０″が入ると、前処理
回路８は原画データをそのまま論理和間引き縮小回路１
に送出し、選択信号として“１”が入ると、論理和間引
き縮小回路１と共に単純間引き縮小回路として動作する
。
回路８は原画データをそのまま論理和間引き縮小回路１
に送出し、選択信号として“１”が入ると、論理和間引
き縮小回路１と共に単純間引き縮小回路として動作する
。
選択信号として＠１″が入力すると、前処理回路８は第
２図に示す如く、原画データ■に対する縮小位置データ
■が指示されている場合、原画データ■の指定された間
引き位置の画素の、例えば左隣の画素を、■に示す如（
間引を指定された画素の代わりに送出する。
２図に示す如く、原画データ■に対する縮小位置データ
■が指示されている場合、原画データ■の指定された間
引き位置の画素の、例えば左隣の画素を、■に示す如（
間引を指定された画素の代わりに送出する。
論理和間引き縮小回路１は第４図で説明した如く、■の
データを■に示す如（縮小位置データが指示する画素の
左隣の画素との論理和をとり、一つの画素として送出す
るため、第６図（ｂ）の■に示すデータと同様に単純間
引きされた図形データ［相］が送出される。
データを■に示す如（縮小位置データが指示する画素の
左隣の画素との論理和をとり、一つの画素として送出す
るため、第６図（ｂ）の■に示すデータと同様に単純間
引きされた図形データ［相］が送出される。
前処理回路８は論理和間引き縮小回路１と共に単純間引
きを行うことが可能であり、論理和間引きのみ行う時は
原画データをそのまま論理和間引き縮小回路１に送出す
るため、回路構成を簡易化することが出来る。
きを行うことが可能であり、論理和間引きのみ行う時は
原画データをそのまま論理和間引き縮小回路１に送出す
るため、回路構成を簡易化することが出来る。
第３図は本発明の一実施例を示す回路図である。
第３図は第１図の前処理回路８の詳細回路図である。選
択信号として“Ｏ”が入力すると、ＡＮＤ回路１０〜１
４は端子Ａ−Ｅから入る縮小位置データを、総て“０”
としてＡＮＤ回路１５．１７゜１９．２、２３に送出す
る。
択信号として“Ｏ”が入力すると、ＡＮＤ回路１０〜１
４は端子Ａ−Ｅから入る縮小位置データを、総て“０”
としてＡＮＤ回路１５．１７゜１９．２、２３に送出す
る。
従ッテ、ＮＯＴ回路３０〜３４は“１″をＡＮＤ回路１
６．１８，２０，２２．２４に送出する。
６．１８，２０，２２．２４に送出する。
従って、ＡＮＤ回路１６．１８，２０．２２．２４は、
端子ａ ”−ｅから入る原画データをそのままＯＲ回路
２５〜２９を経て、第１図に示す論理和間引き縮小回路
１に送出する。
端子ａ ”−ｅから入る原画データをそのままＯＲ回路
２５〜２９を経て、第１図に示す論理和間引き縮小回路
１に送出する。
選択信号として“１”が入力すると、ＡＮＤ回路１０〜
１４は端子Ａ−Ｅから入る縮小位置データを、夫々ＡＮ
Ｄ回路１５．１７，１９．２、２３に送出する。
１４は端子Ａ−Ｅから入る縮小位置データを、夫々ＡＮ
Ｄ回路１５．１７，１９．２、２３に送出する。
従って、例えば第２図■に示す如く、端子Ａ。
Ｂ、が０”で、端子Ｃが“１”端子り、Ｅが“Ｏ”であ
るとすると、ＡＮＤ回路１０．１）．１３．１４の出力
は０”で、ＡＮＤ回路１２の出力は１′である。
るとすると、ＡＮＤ回路１０．１）．１３．１４の出力
は０”で、ＡＮＤ回路１２の出力は１′である。
又第２図■に示す如く、端子ａ、ｂは“Ｏ”で端子Ｃ力
ぜ１”で、端子ｄは最初が０”で次が“１”で、端子ｅ
はＯ′であると、ＡＮＤ回路１５は“０′を送出し、Ｎ
ＯＴ回路３０の出力は１″となるが、端子出力ぜ０”
のためＡＮＤ回路１６の出力は０”である。従ってＯＲ
回路２５の出力は０′である。
ぜ１”で、端子ｄは最初が０”で次が“１”で、端子ｅ
はＯ′であると、ＡＮＤ回路１５は“０′を送出し、Ｎ
ＯＴ回路３０の出力は１″となるが、端子出力ぜ０”
のためＡＮＤ回路１６の出力は０”である。従ってＯＲ
回路２５の出力は０′である。
ＡＮＤ回路１７の出力も“０″であり、端子すが“０”
のためＡＮＤ回路１８の出力は“０”となり、ＯＲ回路
２６の出力は“０″である。ＡＮＤ回路１９、の出力は
“Ｏ”で、ＡＮＤ回路２０の出力は、ＮＯＴ回路３２の
出力が“０”のため、“０”を送出する。従ってＯＲ回
路２７の出力は“０”となり、第２図■に示す如く間引
き位置データが指示する画素の左隣の画素が、該指示さ
れた画素の代わりに送出される。
のためＡＮＤ回路１８の出力は“０”となり、ＯＲ回路
２６の出力は“０″である。ＡＮＤ回路１９、の出力は
“Ｏ”で、ＡＮＤ回路２０の出力は、ＮＯＴ回路３２の
出力が“０”のため、“０”を送出する。従ってＯＲ回
路２７の出力は“０”となり、第２図■に示す如く間引
き位置データが指示する画素の左隣の画素が、該指示さ
れた画素の代わりに送出される。
ＡＮＤ回路２１の出力は端子Ｃが“１”であるが、ＡＮ
Ｄ回路１３の出力が“０”のため、“０”を送出する。
Ｄ回路１３の出力が“０”のため、“０”を送出する。
しかし、ＡＮＤ回路２２の出力は端子ｄが“１＃を送出
した時、ＮＯＴ回路３３の出力が“１″のため、ＯＲ回
路２８を経て“１”を送出する。従って、第２図■の■
に示す如く黒の画素が送出される。
した時、ＮＯＴ回路３３の出力が“１″のため、ＯＲ回
路２８を経て“１”を送出する。従って、第２図■の■
に示す如く黒の画素が送出される。
ＡＮＤ回路２３は端子ｄから１“が入力しても、ＡＮＤ
回路１４の出力が“０”のため、“０”を送出し、ＡＮ
Ｄ回路２４は端子ｅが“Ｏ”のため“０”を送出する。
回路１４の出力が“０”のため、“０”を送出し、ＡＮ
Ｄ回路２４は端子ｅが“Ｏ”のため“０”を送出する。
従って、ＯＲ回路２９の出力は“Ｏ”である。
本実施例は縮小位置データの指示する画素の左隣の画素
を、該指示された画素の代わりに使用し、論理和間引き
縮小回路１で縮小位置データの指示する画素と、その左
隣の画素を論理和しているが、縮小位置データが指示す
る画素の右隣の画素とすることも可能であることは勿論
である。
を、該指示された画素の代わりに使用し、論理和間引き
縮小回路１で縮小位置データの指示する画素と、その左
隣の画素を論理和しているが、縮小位置データが指示す
る画素の右隣の画素とすることも可能であることは勿論
である。
以上説明した如く、本発明はＲＯＭやマルチプレクサを
使用した単純間引き縮小回路の代わりに、ＡＮＤ回路と
ＯＲ回路とＮＯＴ回路を利用した前処理回路を使用し、
選択回路の機能も兼ねさせることが可能なため、簡易化
した図形縮小回路を提供出来る。
使用した単純間引き縮小回路の代わりに、ＡＮＤ回路と
ＯＲ回路とＮＯＴ回路を利用した前処理回路を使用し、
選択回路の機能も兼ねさせることが可能なため、簡易化
した図形縮小回路を提供出来る。
第１図は本発明の原理ブロック図、
第２図は第１図の動作を説明する図、
第３図は本発明の一実施例を示す回路図、第４図は従来
の縮小回路例を示すブロック図、第５図は単純間引き縮
小回路の一例を示すブロック図、 第一６図は第４図の動作を説明する図である。 図において、 １は論理和間引き縮小回路、 ２は単純間引き縮小回路、 ３は選択回路、 ４はＲＯＭ。 ５〜７はマルチプレクサ、 ８は前処理回路、 １０〜２４はＡＮＤ回路、２５〜
２９はＯＲ回路、 ３０〜３４はＮＯＴ回路である。 第２図 晒嘲泊−） ／−一一一一一λ ’３−Ｑ（ＪＳ〜 ７脣、高子＝フ イ芝東の濱小口路、例諒丁）゛ロツフ図第 ４− 図 ノＸ画子−タ 軸闇引已シ皆小固肯トｎ−４り・ｊε示すブ゛ロン２図
第５ 図
の縮小回路例を示すブロック図、第５図は単純間引き縮
小回路の一例を示すブロック図、 第一６図は第４図の動作を説明する図である。 図において、 １は論理和間引き縮小回路、 ２は単純間引き縮小回路、 ３は選択回路、 ４はＲＯＭ。 ５〜７はマルチプレクサ、 ８は前処理回路、 １０〜２４はＡＮＤ回路、２５〜
２９はＯＲ回路、 ３０〜３４はＮＯＴ回路である。 第２図 晒嘲泊−） ／−一一一一一λ ’３−Ｑ（ＪＳ〜 ７脣、高子＝フ イ芝東の濱小口路、例諒丁）゛ロツフ図第 ４− 図 ノＸ画子−タ 軸闇引已シ皆小固肯トｎ−４り・ｊε示すブ゛ロン２図
第５ 図
Claims (1)
- 【特許請求の範囲】 ２値の画素の集合として図形を取り扱う図形処理装置に
おいて、 論理和間引きにより図形を縮小する場合、各画素をその
まま論理和間引き縮小回路（１）に送出し、単純間引き
により図形を縮小する場合、縮小位置データが指示する
画素に隣接する画素の一方の画素を、該縮小位置データ
が指示した画素の代わりに送出する前処理回路（８）と
、 該前処理回路（８）が送出する処理済み図形データの縮
小位置データが指示する画素と、前記前処理回路（８）
が送出した一方の画素とを論理和して、該処理済み図形
データを縮小する論理和間引き縮小回路（１）とを設け
、 単純間引きによる図形の縮小と、論理和間引きによる図
形の縮小とを任意に切替えて処理することを特徴とする
図形縮小回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207086A JPS6362076A (ja) | 1986-09-03 | 1986-09-03 | 図形縮小回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207086A JPS6362076A (ja) | 1986-09-03 | 1986-09-03 | 図形縮小回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362076A true JPS6362076A (ja) | 1988-03-18 |
Family
ID=16533964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207086A Pending JPS6362076A (ja) | 1986-09-03 | 1986-09-03 | 図形縮小回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362076A (ja) |
-
1986
- 1986-09-03 JP JP61207086A patent/JPS6362076A/ja active Pending
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