JPS6362111B2 - - Google Patents

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JPS6362111B2
JPS6362111B2 JP54128093A JP12809379A JPS6362111B2 JP S6362111 B2 JPS6362111 B2 JP S6362111B2 JP 54128093 A JP54128093 A JP 54128093A JP 12809379 A JP12809379 A JP 12809379A JP S6362111 B2 JPS6362111 B2 JP S6362111B2
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    • H10D84/136—Thyristors having built-in components the built-in components being diodes in anti-parallel configurations, e.g. reverse current thyristor [RCT]

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Description

【発明の詳細な説明】 本発明は、少なくとも１つの帯域接合部と、こ
の帯域接合部のブレークダウン特性を改善するよ
うに作用する帯域ガードリングとを有する半導体
素子、例えばアバランシーダイオードおよび逆導
通サイリスタに関する。
1000V以上の電圧用の半導体素子において、帯
域接合部のブレークダウン特性を、接合部が素子
の周縁面に達する所で良好に決められた縁輪郭が
生じるようにすることによつて改善することは公
知である。このことは例えば相応の周縁面のベベ
リングによつて達せられる（例えばIEEEトラン
ザクシヨンズ・オン・エレクトロン・デイヴアイ
セス、ED20巻、1973年、第347−352頁参照）。し
かしこの構造の製作は技術的に非常に手間がかか
り、例えば負の角度の場合には著しい面損失を招
く。
この種の縁部ベベリングを回避するために例え
ばブリツエルの論文“サイリスタ・フイジクス”
（ニユーヨーク、1976年、第231乃至241頁）から、
帯域接合部を素子の周縁面まで導かず、付加的な
帯域ガードリングを備えたプレーナ構造を使用す
ることが公知である。このガードリングは、相応
のプレーナ形接合部から所定の間隔をおいたとこ
ろに位置している。帯域接合およびガードリング
は、素子の同じ表面により形成される。ガードリ
ングによつて逆方向に極性付けられている帯域接
合の電界分布領域は複数の領域に分割され、その
際表面において許容される最大の電界強度はどの
領域においても越えていない。しかしこの種の半
導体素子は一方では、帯域接合のプレーナ形の構
造によつて湾曲部が生じ、これが素子の逆電圧耐
度を制限するという欠点を有している。他方では
1.5KV以上の逆電圧では通例複数のガードリング
が必要であり、この結果素子本来の機能を果たす
べき活性面の相応して大きな部分が失われること
になる。
従つて本発明の課題は、出来るだけ大きな活性
面を使用でき、湾曲したpn接合によつて生じる
不利な影響を除去した、ガードリング構造を有す
る半導体素子を提供することである。
この課題は本発明において、上面の側における
高くドーピングされた導電帯域と下面の側におけ
る上記帯域とは反対の導電型の低くドーピングさ
れた帯域とを有する少なくとも１つのpn接合が
設けられており、該pn接合は前記周縁面まで延
在しており、前記低くドーピングされた帯域は、
前記下面の一部および前記周縁面の一部を形成す
る表面を有しかつ前記高くドーピングされた帯域
は前記上面の一部および前記周縁面の一部を形成
する表面を有しており、かつ少なくとも１つの帯
域ガードリングが前記低くドーピングされた帯域
内に、該帯域中に形成された環状領域として設け
られており、該環状領域は、前記低くドーピング
された帯域の導電型とは反対の導電型を有してお
りかつ前記下面および前記周縁面の部分に接して
おり、かつ前記帯域ガードリングの、前記下面お
よび前記周縁面に接している表面部分は電気的な
接触接続部を有さず、かつ前記pn接合および前
記少なくとも１つの帯域ガードリングは、間隔ａ
だけ離れており、その際該間隔は、前記pn接合
に逆電圧をかけた場合に、半導体の、前記pn接
合とガードリングとの間の領域が、接合部にブレ
ークダウンを惹き起こすには十分でない電圧にお
いて電荷キヤリヤを空乏化することができるよう
に十分小さく選択されていることにより解決され
る。
次に本発明を図面を用いて詳細に説明する。
第１図の公知の半導体ダイオード１ではガード
リング２、Ｎベース帯域３、下面１１に接してい
るN+帯域４および上面７に接しているプレーナ
形のP+帯域５が設けられている。N+帯域および
P+帯域の接触接続のために設けられている金属
化層はK1およびK2で示してある。ガードリング
２は、逆方向に極性付けられているダイオードで
は上面７に沿つた空間電荷領域６を拡大するよう
に作用する（冒頭に引用したブリフエルの論文参
照）。この公知のダイオードではプレーナ形のpn
接合９の湾曲８が最大の逆電圧の低下を惹起す
る。
第２図に示すダイオード１′では帯域接合はも
はや湾曲していない。ここではpn接合９′は周縁
面１０まで延在している。逆方向に極性付けられ
ているダイオードではこの場合もガードリング
２′によつて空間電荷領域６′の付加的な拡大が行
なわれる。しかしこのリングは本発明によれば公
知の半導体素子におけるように上面７には接して
いずに、周縁面１０と下面１１との間に位置して
いる。その際pn接合９′とガードリング２′との
間の間隔ａは有利には、相応の半導体領域が遅く
とも、設定された逆電圧の半分においてキヤリヤ
について空乏化されるように選択される。即ち空
間電荷領域６′はこの電圧においてガードリング
２′にまで達する。このように設計すると点Ｂお
よび点Ｃにおける最大の電界強度は点Ａにおける
電界強度の約70％でしかない。降伏電圧に達した
際のダイオード内部における所定の電子なだれ降
伏を考慮するには通例は表面電界強度のこの程度
の低減で十分である。
表面電界強度の別の低減は、第３図からわかる
ように、周縁面１０の近傍のP+帯域のキヤリヤ
濃度を例えば後から補償拡散することによつて低
下せしめることで行うことができる。その際P+
帯域５″および素子の内部に押出されたＰ帯域５
が得られる。その際付加的に形成される湾曲１
２は障害にならない。というのはこの湾曲の近傍
におけるＰ帯域５のキヤリヤ濃度は僅かなので
この湾曲が降伏電圧に及ぼす影響は補償されるか
らである。この湾曲１２がガードリング２′の湾
曲に丁度対向しないように考慮すると確かに有利
であることがわかつた。むしろ湾曲１２は、ガー
ドリング２′に垂線を下した場合このリングの平
らな部分に位置することが望ましい。
場合によつては望まれる、表面電界強度の更に
別の低減を行うためには、第４図に示すように周
縁面１０′をベベリングすることができる。第５
図における腐食溝１３または第６図における更に
別のガードリング１４も半導体ダイオードのブレ
ークダウン特性を改善する。腐食溝１３（第５
図）を使用した場合点Ｃでの電界強度の高さは制
限される。点Ｄに第３の電界強度最大値が生じ
る。表面１１における電界強度を低減するために
このような付加的な手段をとるときは、有利には
周縁面１０のＢでの電界強度最大値もａの縮小に
よつて低減される。このことは、間隔ａを、pn
接合とガードリングとの間に位置する半導体領域
がpn接合の最大の逆電圧の３分の１の所で既に
キヤリヤについて空乏化されるように選択したこ
の種の数個のダイオードにおいて実証されてい
る。
第７図には、次のような構造パラメータを有す
る6KV用のアバランシーダイオードの部分断面
図を示してある。
素子全体の厚さ ｄ＝600μｍ P+帯域５″の厚さ dP +＝ 15μｍ Ｐ帯域５の厚さ dP＝110μｍ N+帯域４′の厚さ dN +＝ 30μｍ ガードリング２′の厚さ dG＝110μｍ Ｐ帯域５の幅 bP＝160μｍ ガードリング２′の幅 bG＝410μｍ N-ベース帯域３の平均ドーピング濃度は約２
×1013cm-3であり（出発材料として中性子注入シ
リコン（Neutronensilizium）が使用された）、
一方P+帯域５″およびN+帯域４′の表面濃度は５
×1020cm-3またＰ帯域５およびガードリング
２′の表面濃度は約1016cm-3である。2.5KVの逆
電圧においてＮベース帯域３の表面は完全に自由
キヤリヤについて空乏化されている。その際点Ａ
での電界強度は1.26×105V／cmであり、点Ｂでの
電界強度は18×105V／cmである。4.9KVでは空
間電荷領域はN+帯域４′まで達する。更に電圧を
上昇するとアノード側では領域Ｄ乃至Ｂにおける
電界強度はそれ以上上昇しない。カソード側では
Ｅにおいて第３の電界強度最大値が生じるのでこ
の構造はPINダイオードにおいて特に効果的にな
る。6KVの逆電圧においてＡでは電界強度は約
２×155V／cmであり、ＢおよびＣでは約1.2×
105V／cmである。
アバランシーダイオードに対してはこの構造
は、完全に均一にドーピングされた出発材料（中
性子注入シリコン（Neutronensilizium））にお
いても降伏は素子の中心でしか生じないという付
加的な利点を有する。従つてこの構造は、安価な
電圧誘導器の製作にも適している。
これまで説明してきた本発明は勿論半導体ダイ
オードに限定されるものではなく、帯域接合部を
備えた多数の他の半導体素子にも用いることがで
きる。第８図には、本発明を用いると特に有利で
あることがわかつた逆導通形サイリスタの部分断
面図を示す。この素子は次のような構造パラメー
タを有している。
素子全体の厚さ ｄ＝350μｍ カソード帯域１５の厚さ dK＝ 15μｍ アノード帯域１６の厚さ dA＝ 15μｍ カソード帯域の範囲内の Ｐベース帯域１７の厚さ dB＝ 50μｍ 周縁面の範囲内のＰベース 帯域１７′の厚さ dB′＝130μｍ ガードリング１８の厚さ dG＝130μｍ Ｐベース帯域１７′の幅 bB＝230μｍ ガードリング１８の幅 bG＝360μｍ 電気的な活性領域におけるＰベース帯域は、従
来のサイリスタの場合に比べて薄く選択されてお
り、これにより点孤および順方向特性が改善され
る。周縁面における大きな侵入深度dB′により、
pn接合２０の電界強度はＡにおけるよりもＢに
おいて低減されるようになる。920Vの電圧では
Ａにおける電界強度は約1.63×105V／cmである
が、Ｂにおいてはたつた約1.48×105V／cmであ
る。Ｅでは電界強度はpn接合の湾曲のため多少
高く、Ａにおける電界強度とほぼ同じ値を有す
る。しかし逆電圧を更に高くした場合ＢおよびＥ
における電界強度はそれ以上には上昇しない、と
いうのは、そこでの空間電荷領域がそれ以上拡張
しないからである。1800VではＡにおける電界強
度は2.33×105V／cmである。Ｃにおいては表面で
の電界強度の第２の最大値が形成され、これはＢ
における最大値とほぼ同じ値に達した。徐々に電
圧を高めると空間電荷領域は更に拡がつたので、
この場合もpn接合の湾曲の影響をおそれる必要
はない。
【図面の簡単な説明】
第１図は、公知のガードリング構造を有する半
導体ダイオードの断面図、第２図は本発明のガー
ドリング構造を有する半導体ダイオードの断面
図、第３図、第４図、第５図、第６図は本発明の
ガードリング構造を有する別の実施例の断面図、
第７図は第２図のガードリングを備えた6KV用
のアバランシーダイオードの部分断面図、第８図
は同じく第２図のガードリングを備えた1.8KVま
での順方向の逆電圧用の逆導電形サイリスタの部
分断面図である。 １，１′……半導体ダイオード、２，２′，１
４，１８……ガードリング、３……N-ベース帯
域、４，４′……N+帯域、５，５′，５″……P+
帯域、５……Ｐ帯域、６，６′……空間電荷領
域、７……上面、８，１２……湾曲部、９，９′，
２０……pn接合、１１……下面、１３……腐食
溝、１５……カソード帯域、１６……アノード帯
域、１７……Ｐベース帯域、１９……Ｎベース帯
域。

Claims (1)

  1. 【特許請求の範囲】 １ 上面、下面および周縁面を有するデイスク形
    状の半導体素子において、 上面７の側における高くドーピングされた導電
    帯域５′；５″，５と下面１１の側における上記
    帯域とは反対の導電型の低くドーピングされた帯
    域３とを有する少なくとも１つのpn接合５′／
    ３；５″，５／３が設けられており、該pn接合
    は前記周縁面１０まで延在しており、前記低くド
    ーピングされた帯域３は、前記下面の一部および
    前記周縁面１０の一部を形成する表面を有しかつ
    前記高くドーピングされた帯域は前記上面の一部
    および前記周縁面の一部を形成する表面を有して
    おり、かつ少なくとも１つの帯域ガードリング
    ２′が前記低くドーピングされた帯域内に、該帯
    域中に形成された環状領域として設けられてお
    り、該環状領域は、前記低くドーピングされた帯
    域の導電型とは反対の導電型を有しておりかつ前
    記下面および前記周縁面の部分に接しておりかつ
    前記帯域ガードリングの、前記下面および前記周
    縁面の表面部分は、電気的な接触接続部を有さ
    ず、かつ前記pn接合および前記少なくとも１つ
    の帯域ガードリングは間隔ａだけ離れており、そ
    の際該間隔は前記pn接合に逆電圧をかけた場合
    に、半導体の、前記pn接合とガードリングとの
    間の領域が、接合部にブレークダウンを惹き起こ
    すには十分でない電圧において電荷キヤリヤを空
    乏化することができるように十分小さく選択され
    ていることを特徴とする半導体素子。 ２ 高くドーピングされた帯域はP+導電型であ
    り、低くドーピングされた帯域はN-導電型であ
    り、該N-導電型帯域中に下面と接して拡散され
    ているN+導電型領域を有し、それによりP+、
    N-、N+アバランシーダイオード構造を形成して
    おり、かつN+帯域は、下面でプレーナ型に配置
    され、少なくとも１つの帯域ガードリングがN-
    帯域中に延在しているＰ帯域により形成され、そ
    して、P+帯域のドーピング濃度は周縁面におい
    て、該帯域の他の部分における濃度よりも低くな
    つている特許請求の範囲第１項記載の半導体素
    子。 ３ 高くドーピングされた帯域はＰ導電型であ
    り、その中に上面と接するよう形成されたN+領
    域を有し、低くドーピングされた帯域はN-導電
    型であり、その中に下面と接するよう形成された
    P+領域を有し、それによりN+、Ｐ、N-、P+サ
    イリスタ構造となり、N+及びP+エミツタ帯域は
    プレーナ構造で上面と下面を形成する相互に反対
    側の面に配置されており、かつN-ベース帯域に
    延在するＰ帯域により形成された少なくとも１つ
    の帯域ガードリングを有し、かつＰベース帯域の
    ドーピング濃度が周縁面において、Ｐベース帯域
    の他の部分におけるよりも低い特許請求の範囲第
    １項記載の半導体素子。 ４ 少なくとも１つの帯域ガードリングと下面に
    接するプレーナ帯域との間に少なくとも１つの付
    加的な帯域ガードリングが設けられ、該付加的な
    帯域ガードリングは下面に接している特許請求の
    範囲第２項記載の半導体素子。 ５ 少なくとも１つの帯域ガードリングと下面に
    接しているプレーナ帯域との間に腐食溝が設けら
    れ、該腐食溝は下面に接している特許請求の範囲
    第４項記載の半導体素子。 ６ 少なくとも１つの帯域ガードリングと下面に
    接しているプレーナ帯域との間に少なくとも１つ
    の付加的な帯域ガードリングが設けられ、該付加
    的な帯域ガードリングは下面に接している特許請
    求の範囲第３項記載の半導体素子。 ７ 少なくとも１つの帯域ガードリングと下面に
    接しているプレーナ帯域との間に腐食溝が設けら
    れ、該腐食溝は下面に接している特許請求の範囲
    第３項記載の半導体素子。 ８ pn接合に加えられた逆電圧がブレークダウ
    ンとなる最大の逆電圧の半分まで上昇した場合、
    pn接合とガードリングとの間の半導体領域の間
    隔ａが、電荷キヤリヤを空乏化することができる
    ように選択されている特許請求の範囲第１項から
    第７項までのいずれか１項記載の半導体素子。 ９ pn接合に加えられた逆電圧が最大逆電圧の
    １／３まで上昇した場合、pn接合とガードリングと
    の間の半導体素子の領域の間隔ａが電荷キヤリヤ
    を空乏化することができるように選択されている
    特許請求の範囲第１項から第７項までのいづれか
    １項記載の半導体素子。
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