JPS6362271A - Ｍｉｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｉｓ型電界効果トランジスタの製造方法Info
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- JPS6362271A JPS6362271A JP20710986A JP20710986A JPS6362271A JP S6362271 A JPS6362271 A JP S6362271A JP 20710986 A JP20710986 A JP 20710986A JP 20710986 A JP20710986 A JP 20710986A JP S6362271 A JPS6362271 A JP S6362271A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＩＳ型電界効果トランジスタの製造方法に関
し、％にセルファラインでソース・ドレイン領域にコン
タクトを設けることのできるＭＩＳ型電界効果トランジ
スタの製造方法に関する。
し、％にセルファラインでソース・ドレイン領域にコン
タクトを設けることのできるＭＩＳ型電界効果トランジ
スタの製造方法に関する。
従来、ＭＩＳ型電界効果トランジスタのソース・ドレイ
ンに対するコンタクトはゲート電極形成のレジストマス
クとは別個のレジストマスクによってパターニングして
形成されている。
ンに対するコンタクトはゲート電極形成のレジストマス
クとは別個のレジストマスクによってパターニングして
形成されている。
上述した従来のコンタクト形成方法は、レジストマスク
間の位置合わせ精度の余裕確保のために、ゲートとコン
タクトとの間の距離をある程度以下に小さくできない。
間の位置合わせ精度の余裕確保のために、ゲートとコン
タクトとの間の距離をある程度以下に小さくできない。
また、コンタクト部の面積はリソグラフィー技術によっ
て制限されていである面積以下にはできない。よって従
来のコンタクト形成法においてはＭＩＳ型電界効果トラ
ンジスタの微細化が妨げられていた。加えて、ソースφ
ドレイン拡散層はコンタクト部の面積に相応した面積を
要する。したがってこのソース・ドレイン拡散層に伴う
寄生容量のために動作スピードが劣化していた。
て制限されていである面積以下にはできない。よって従
来のコンタクト形成法においてはＭＩＳ型電界効果トラ
ンジスタの微細化が妨げられていた。加えて、ソースφ
ドレイン拡散層はコンタクト部の面積に相応した面積を
要する。したがってこのソース・ドレイン拡散層に伴う
寄生容量のために動作スピードが劣化していた。
本発明のＭＩＳ型電界効果トランジスタの製造方法は、
一導電型シリコン基板の一生面に形成されたＭＩＳ型電
界効果トランジスタのソース・ドレイン領域にコンタク
トを設けるにあたシ、ゲート電極を形成する工程と、シ
リコン窒化膜を被着する工程と薄膜を被着し該薄膜を反
応性イオンエツチングして側壁を形成する工程と該側壁
をマスクとして前記シリコン窒化膜をエツチングする工
程とエツチングされずに残った前記シリコン窒化膜をマ
スクとして熱酸化を行う工程と前記シリコン窒化膜をエ
ツチングで除去する工程とを有する０〔実施例〕 次に、本発明について図面を参照して説明する。
一導電型シリコン基板の一生面に形成されたＭＩＳ型電
界効果トランジスタのソース・ドレイン領域にコンタク
トを設けるにあたシ、ゲート電極を形成する工程と、シ
リコン窒化膜を被着する工程と薄膜を被着し該薄膜を反
応性イオンエツチングして側壁を形成する工程と該側壁
をマスクとして前記シリコン窒化膜をエツチングする工
程とエツチングされずに残った前記シリコン窒化膜をマ
スクとして熱酸化を行う工程と前記シリコン窒化膜をエ
ツチングで除去する工程とを有する０〔実施例〕 次に、本発明について図面を参照して説明する。
第１図ｔａ）〜（ｇ）は本発明の第１の実施例の説明の
ために工程順にした断面図である。
ために工程順にした断面図である。
本発明の第１の実施例のｎチャンネルＭＩＳ型電界効果
トランジスタは次の工程によシ製造する事ができる。
トランジスタは次の工程によシ製造する事ができる。
まずｐ型シリコン単結晶基板１０１の上に酸化膜による
素子分離領域１０２を設け、素子領域上にゲート酸化膜
１０３を設ける〔第１図（ａ）〕。次にリングラフィ技
術を用いてポリシリコンから成るゲート電極１０４を設
け、ｎ型の不純物をイオン注入してソース・ドレイン領
域１０５を得る〔第１図（ｂ）〕。次にシリコン酸化膜
を気相成長によって４００ＯＡ堆積させ反応性イオンエ
ツチングを行うとゲート電極の側面にシリコン酸化膜の
側壁１０６が残る〔第１図（Ｃ）〕。次に１００ＯＡの
ポリシリコン膜１０７．５０ＯＡのシリコン窒化膜１０
８をこの順に堆積し、シリコン酸化膜を気相成長によっ
て４００ＯＡ堆積させ反応性イオンエツチングを行う。
素子分離領域１０２を設け、素子領域上にゲート酸化膜
１０３を設ける〔第１図（ａ）〕。次にリングラフィ技
術を用いてポリシリコンから成るゲート電極１０４を設
け、ｎ型の不純物をイオン注入してソース・ドレイン領
域１０５を得る〔第１図（ｂ）〕。次にシリコン酸化膜
を気相成長によって４００ＯＡ堆積させ反応性イオンエ
ツチングを行うとゲート電極の側面にシリコン酸化膜の
側壁１０６が残る〔第１図（Ｃ）〕。次に１００ＯＡの
ポリシリコン膜１０７．５０ＯＡのシリコン窒化膜１０
８をこの順に堆積し、シリコン酸化膜を気相成長によっ
て４００ＯＡ堆積させ反応性イオンエツチングを行う。
その結果第１図１ｄｌの様なシリコンは化膜の側壁１０
９を得る。次にシリコン酸化膜の側壁１０９をマスクに
してシリコン窒化膜１０８をエツチングし、その後シリ
コン酸化膜の側壁１０９をエツチングで除去する〔第１
図（ｅ）〕。次に第１図＋ｅ）で残されたシリコン窒化
１１１１１０をマスクとしてポリシリコン膜１０７を熱
酸化する。
９を得る。次にシリコン酸化膜の側壁１０９をマスクに
してシリコン窒化膜１０８をエツチングし、その後シリ
コン酸化膜の側壁１０９をエツチングで除去する〔第１
図（ｅ）〕。次に第１図＋ｅ）で残されたシリコン窒化
１１１１１０をマスクとしてポリシリコン膜１０７を熱
酸化する。
続いてシリコン窒化膜１１０とその下のポリシリコン膜
を順にエツチングすれば第１図げ）Ｋ示す様なシリコン
酸化膜の形状を得る。第１図げ）においてゲート電極は
シリコン酸化膜で絶縁されておシ、ゲート電極を絶縁し
ているシリコン酸化膜に隣接したソース・ドレイン上の
領域はポリシリコンが酸化された厚いシリコン酸化膜が
ないので、この領域にコンタクトを開孔する事ができる
。したがってアルミ配線１１１を設ければ、ＭＩＳ型電
界効果トランジスタを得る〔第１図（ｇ）〕。
を順にエツチングすれば第１図げ）Ｋ示す様なシリコン
酸化膜の形状を得る。第１図げ）においてゲート電極は
シリコン酸化膜で絶縁されておシ、ゲート電極を絶縁し
ているシリコン酸化膜に隣接したソース・ドレイン上の
領域はポリシリコンが酸化された厚いシリコン酸化膜が
ないので、この領域にコンタクトを開孔する事ができる
。したがってアルミ配線１１１を設ければ、ＭＩＳ型電
界効果トランジスタを得る〔第１図（ｇ）〕。
第２図ｔａ）〜（ｇ）は本発明の第２の実施例のｎチャ
ンネルＭＩＳ型電界効果トランジスタの製造方法を工程
順に示した断面図である。
ンネルＭＩＳ型電界効果トランジスタの製造方法を工程
順に示した断面図である。
第１の実施例と同様の工程によって第１図（Ｃ）と同様
の構造をｐ型シリ、コン単結晶基板２０１の上に得る。
の構造をｐ型シリ、コン単結晶基板２０１の上に得る。
次にゲート電極のポリシリコンを５００Ａ酸化した後、
シリコン窒化膜２０７を５０ＯＡ堆積し、ポリシリコン
膜を５００Ａ堆積し、反応性イオンエツチングを行って
ポリシリコンの側壁２０８を得る〔第２図（ａ）〕。次
ＶＣｎ型不純物のイオン注入を行う。このイオン注入の
利点はシリコン基板のｐ型不縄物を補償し、ソース・ド
レイン拡散層の下の空乏層幅を広げ寄生容量を小さくす
ることにある。次に前記のポリシリコンの側壁２０８を
マスクにシリコン窒化膜２０７をエツチングし、その後
ポリシリコンの側壁２０８をエツチングで除去する。次
に残されたシリコン窒化膜をマスクに熱酸化を行うと、
第２図（Ｃ）の酸化膜の形状を得る。次にポリシリコン
膜を６００ＯＡ堆積し、その表面を５００Ａｆｆｉ酸化
する。この酸化膜、ポリシリコン膜の２層膜をゲート端
から１．５μｍの間隔をおいて第２図（ｄ）の様にエツ
チングで窓をあける。
シリコン窒化膜２０７を５０ＯＡ堆積し、ポリシリコン
膜を５００Ａ堆積し、反応性イオンエツチングを行って
ポリシリコンの側壁２０８を得る〔第２図（ａ）〕。次
ＶＣｎ型不純物のイオン注入を行う。このイオン注入の
利点はシリコン基板のｐ型不縄物を補償し、ソース・ド
レイン拡散層の下の空乏層幅を広げ寄生容量を小さくす
ることにある。次に前記のポリシリコンの側壁２０８を
マスクにシリコン窒化膜２０７をエツチングし、その後
ポリシリコンの側壁２０８をエツチングで除去する。次
に残されたシリコン窒化膜をマスクに熱酸化を行うと、
第２図（Ｃ）の酸化膜の形状を得る。次にポリシリコン
膜を６００ＯＡ堆積し、その表面を５００Ａｆｆｉ酸化
する。この酸化膜、ポリシリコン膜の２層膜をゲート端
から１．５μｍの間隔をおいて第２図（ｄ）の様にエツ
チングで窓をあける。
このエツチングは露光されたレジストマスクを用いる。
次にゲート９４１１面のシリコン酸化膜に隣接し／ζシ
リコン窒化膜によって熱酸化からマスクされていた領域
をコンタクト開孔部とするため、シリコン酸化膜をエツ
チングしてシリコン基板を蕗元させる。その後ポリシリ
コン膜２１３を７０００！堆積し、第２図（ｅ）の様な
加工形状となる。次にポリシリコン膜をエッチパックし
、シリコン酸化膜２１２が露出した時点でエツチングを
終了させる。
リコン窒化膜によって熱酸化からマスクされていた領域
をコンタクト開孔部とするため、シリコン酸化膜をエツ
チングしてシリコン基板を蕗元させる。その後ポリシリ
コン膜２１３を７０００！堆積し、第２図（ｅ）の様な
加工形状となる。次にポリシリコン膜をエッチパックし
、シリコン酸化膜２１２が露出した時点でエツチングを
終了させる。
次にｎ型不純物をイオン注入し、ポリシリコン膜をｌＱ
”ｃＩＬ−”程度にドープする〔第２図げ）〕。次に例
えばタングステン膜をスパッタで１００ ！基板全面に
被着し、熱処理によってシリサイド化を行う。続いて未
反応のタングステンをエツチングで除去すればシリサイ
ド層２１６を得る。次にレジストマスクをパターニング
してエツチングによって配線に不要なポリシリコンシリ
サイドの２層膜を除去する〔第２図（ｇ）〕。以上の工
程によってソース・ドレインからセルファラインのコン
タクトを介してポリシリコン・シリサイド層の配線が外
部にひき出される。
”ｃＩＬ−”程度にドープする〔第２図げ）〕。次に例
えばタングステン膜をスパッタで１００ ！基板全面に
被着し、熱処理によってシリサイド化を行う。続いて未
反応のタングステンをエツチングで除去すればシリサイ
ド層２１６を得る。次にレジストマスクをパターニング
してエツチングによって配線に不要なポリシリコンシリ
サイドの２層膜を除去する〔第２図（ｇ）〕。以上の工
程によってソース・ドレインからセルファラインのコン
タクトを介してポリシリコン・シリサイド層の配線が外
部にひき出される。
以上説明したように本発明は、ソース・ドレイン領域に
対してセルフ・アラインでコンタクトを設けることによ
シ、従来の方法よりＭＩＳ型電界効果トランジスタの素
子面積を小さくすることができる。この効果は、ゲート
とコンタクトの間の距離についてリングラフィ技術の限
界からくる余裕をとらなくてよいことから生じる。さら
にコンタクトの面積もリングラフィ技術によって制限さ
れず、本発明のＭＩＳ型電界効果トランジスタの製造法
においては側壁の幅によって決まる。したがってコンタ
クト面積も縮小化され、ＭＩＳ型電界効果トランジスタ
の素子面積を小さくするととに寄与する。
対してセルフ・アラインでコンタクトを設けることによ
シ、従来の方法よりＭＩＳ型電界効果トランジスタの素
子面積を小さくすることができる。この効果は、ゲート
とコンタクトの間の距離についてリングラフィ技術の限
界からくる余裕をとらなくてよいことから生じる。さら
にコンタクトの面積もリングラフィ技術によって制限さ
れず、本発明のＭＩＳ型電界効果トランジスタの製造法
においては側壁の幅によって決まる。したがってコンタ
クト面積も縮小化され、ＭＩＳ型電界効果トランジスタ
の素子面積を小さくするととに寄与する。
加えて、本発明のＭＩＳ型電界効果トランジスタの製造
方法においては、スルフ−アラインでコンタクトを設け
ることによって、ソース・ドレイン拡散層の面積が小さ
くなっているのでそれに伴なう畜生容量も小さくなって
いる。したがって本発明の方法で製造されたＭＩａ型電
界効果トランジスタを含む回路のスイッチング時間が短
かくなる効果がある。
方法においては、スルフ−アラインでコンタクトを設け
ることによって、ソース・ドレイン拡散層の面積が小さ
くなっているのでそれに伴なう畜生容量も小さくなって
いる。したがって本発明の方法で製造されたＭＩａ型電
界効果トランジスタを含む回路のスイッチング時間が短
かくなる効果がある。
第１図ｔａｌ〜（ｇ）は本発明の第１の実施例のＭＩＳ
型電界効果トランジスタの製造法を工程順に示した断面
図、第２図（ａ）〜（ｇ）は本発明の第２の実施例のＭ
ＩＳ型電界効果トランジスタの製造法を工程順に示した
断面図である。 １０１・・・・・・ｐ型シリコン単結晶基板、１ｏ２・
・・・・・素子分離領域、１０３・・・・・・ゲート酸
化膜、１ｏ４・・・・・・ケート電極、１０５・旧・・
ソース・ドレイン領域、１０６・・・・・・シリコン酸
化膜の側壁、１０７・・・・・・ポリシリコン膜、１０
８・・・・・・シリコン窒化膜、１０９・・・・・・シ
リコンば化膜の側壁、１１０・・団・シリコン窒化膜、
１１１・・団・アルミ配庫、２０１・・・・・・ｐ型シ
リコン単結晶基板、２０２・・・・・・素子分離領域、
２０３・・・・・・ゲート酸化膜、２０４・旧・・ゲー
ト電極、２０５・・・・・・ｎ型不純物拡散層、２０６
・・・・・・シリコン酸化膜の側壁、２０７・・・・・
・シリコン窒化膜、２０８・・・・・・ポリシリコンの
側壁、２ｏ９・・・・・・ｎ型不純物イオン注入、２１
０・・・・・・ｎ型不純物がイオン注入される領域、２
１１・・団・ポリシリコン［，２１２・・・・・・シリ
コン酸化膜、２１３・・・０１．ポリシリコン膜、２１
４・旧・・ｎ型不純物イオン注入、２１５・・・・・・
ポリシリコンｇ、ｚｌｓ・旧・・シリサイド層。 代理人 弁理士 内 原 晋２ ゛パ第 ７図 躬 ／ 図 消Ｚ図 第 ＺＩ￥１
型電界効果トランジスタの製造法を工程順に示した断面
図、第２図（ａ）〜（ｇ）は本発明の第２の実施例のＭ
ＩＳ型電界効果トランジスタの製造法を工程順に示した
断面図である。 １０１・・・・・・ｐ型シリコン単結晶基板、１ｏ２・
・・・・・素子分離領域、１０３・・・・・・ゲート酸
化膜、１ｏ４・・・・・・ケート電極、１０５・旧・・
ソース・ドレイン領域、１０６・・・・・・シリコン酸
化膜の側壁、１０７・・・・・・ポリシリコン膜、１０
８・・・・・・シリコン窒化膜、１０９・・・・・・シ
リコンば化膜の側壁、１１０・・団・シリコン窒化膜、
１１１・・団・アルミ配庫、２０１・・・・・・ｐ型シ
リコン単結晶基板、２０２・・・・・・素子分離領域、
２０３・・・・・・ゲート酸化膜、２０４・旧・・ゲー
ト電極、２０５・・・・・・ｎ型不純物拡散層、２０６
・・・・・・シリコン酸化膜の側壁、２０７・・・・・
・シリコン窒化膜、２０８・・・・・・ポリシリコンの
側壁、２ｏ９・・・・・・ｎ型不純物イオン注入、２１
０・・・・・・ｎ型不純物がイオン注入される領域、２
１１・・団・ポリシリコン［，２１２・・・・・・シリ
コン酸化膜、２１３・・・０１．ポリシリコン膜、２１
４・旧・・ｎ型不純物イオン注入、２１５・・・・・・
ポリシリコンｇ、ｚｌｓ・旧・・シリサイド層。 代理人 弁理士 内 原 晋２ ゛パ第 ７図 躬 ／ 図 消Ｚ図 第 ＺＩ￥１
Claims (2)
- （１）ゲート電極を形成する工程とシリコン窒化膜を被
着する工程と薄膜を被着し該薄膜を反応性イオンエッチ
ングして側壁を形成する工程と該側壁をマスクとして前
記シリコン窒化膜をエッチングする工程とエッチングさ
れずに残った前記シリコン窒化膜をマスクとして熱酸化
を行う工程と前記シリコン窒化膜をエッチングで除去す
る工程とを有する事を特徴とするＭＩＳ型電界効果トラ
ンジスタの製造方法。 - （２）前記一導電型シリコン基板が、基板から絶縁され
たシリコン薄膜であることを特徴とする特許請求の範囲
第１項記載のＭＩＳ型電界効果トランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20710986A JPS6362271A (ja) | 1986-09-02 | 1986-09-02 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20710986A JPS6362271A (ja) | 1986-09-02 | 1986-09-02 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362271A true JPS6362271A (ja) | 1988-03-18 |
Family
ID=16534346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20710986A Pending JPS6362271A (ja) | 1986-09-02 | 1986-09-02 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362271A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60178666A (ja) * | 1984-02-27 | 1985-09-12 | Hitachi Ltd | 半導体装置の製造方法 |
-
1986
- 1986-09-02 JP JP20710986A patent/JPS6362271A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60178666A (ja) * | 1984-02-27 | 1985-09-12 | Hitachi Ltd | 半導体装置の製造方法 |
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