JPH02206130A - Ｍｏｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタの製造方法Info
- Publication number
- JPH02206130A JPH02206130A JP2799889A JP2799889A JPH02206130A JP H02206130 A JPH02206130 A JP H02206130A JP 2799889 A JP2799889 A JP 2799889A JP 2799889 A JP2799889 A JP 2799889A JP H02206130 A JPH02206130 A JP H02206130A
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- JP
- Japan
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- electrode part
- source
- drain
- film
- drain electrode
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型電界効果トランジスタの製造方法、特
に５ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ
）基板に形成するＭＯ３型電界効果トランジスタに関す
るものである。
に５ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ
）基板に形成するＭＯ３型電界効果トランジスタに関す
るものである。
最近のＶＬＳＩにおいては、高集積化と微細化とに伴い
、ゲート長が０．８７ａｍ程度のＭＯＳ型電界効果トラ
ンジスタが用いられている。また、ＳＯＩ基板に形成さ
れるＭＯ８型電界効果トランジスタにおいては、従来結
晶成長が容易であるＳＯＩ膜厚が０．５卯程度の単結晶
膜が用いられていた。しかし、０．５−のように厚いＳ
ＯＩ膜を用いた場合には、パンチスルーや短チヤネル効
果という２次元効果のためにＭＯＳ型電界効果トランジ
スタの特性は劣化することが知られていた。もっとも、
ＳＯＩ膜厚を最大空乏層以下にすることにより、２次元
効果や基板浮遊効果を低減できることが最近報告されて
いる。
、ゲート長が０．８７ａｍ程度のＭＯＳ型電界効果トラ
ンジスタが用いられている。また、ＳＯＩ基板に形成さ
れるＭＯ８型電界効果トランジスタにおいては、従来結
晶成長が容易であるＳＯＩ膜厚が０．５卯程度の単結晶
膜が用いられていた。しかし、０．５−のように厚いＳ
ＯＩ膜を用いた場合には、パンチスルーや短チヤネル効
果という２次元効果のためにＭＯＳ型電界効果トランジ
スタの特性は劣化することが知られていた。もっとも、
ＳＯＩ膜厚を最大空乏層以下にすることにより、２次元
効果や基板浮遊効果を低減できることが最近報告されて
いる。
しかしながら、微細ゲート長を有するＭＯＳ型電界効果
効果ランジスタにおいては、ＳＯＩ膜厚を５０ｎｍ程度
以下にしなくては、２次元効果を十分に抑制することは
できない。このとき、従来のＳＯＩＭＯＳ構造では、ソ
ース・ドレイン電極部分もチャネル部分と同じ＜ ５０
ｎｍ程度以下にしなければならず、ソ−ス・トレイン部
分におけるシート抵抗が高くなり、ドレイン電流値を十
分に得ることができない。
効果ランジスタにおいては、ＳＯＩ膜厚を５０ｎｍ程度
以下にしなくては、２次元効果を十分に抑制することは
できない。このとき、従来のＳＯＩＭＯＳ構造では、ソ
ース・ドレイン電極部分もチャネル部分と同じ＜ ５０
ｎｍ程度以下にしなければならず、ソ−ス・トレイン部
分におけるシート抵抗が高くなり、ドレイン電流値を十
分に得ることができない。
本発明の目的はこのような従来の問題点を解消しうるＭ
Ｏ３型電界効果トランジスタの製造方法を提供すること
にある。
Ｏ３型電界効果トランジスタの製造方法を提供すること
にある。
」二記目的を達成するため、本発明は、絶縁体基板上の
単結晶半導体薄膜に形成するＭＯ３型電界効果１−ラン
ジスタの製造方法において、ゲート電極とサイドウオー
ル直下以外の絶縁体基板上の単結晶半導体薄膜とを除去
する工程と、導体膜を絶縁基板上に堆積し、ソース・ド
レイン電極部分を形成する工程と１．サイドウオール上
の導体膜の一部を除去し、ソース・トレイン電極部分と
ゲート電極部分とを分離する工程とを含むものである。
単結晶半導体薄膜に形成するＭＯ３型電界効果１−ラン
ジスタの製造方法において、ゲート電極とサイドウオー
ル直下以外の絶縁体基板上の単結晶半導体薄膜とを除去
する工程と、導体膜を絶縁基板上に堆積し、ソース・ド
レイン電極部分を形成する工程と１．サイドウオール上
の導体膜の一部を除去し、ソース・トレイン電極部分と
ゲート電極部分とを分離する工程とを含むものである。
本発明においては、ソース・ドレイン電極部分をゲート
電極形成］二程において一旦完全に除去した後、再度、
多結晶半導体薄膜により形成している。この結果、従来
の１〜ライエツチング法では困難であったソース・ドレ
イン電極部分を残す処理を必要とせず、ソース・ドレイ
ン領域のシー１へ抵抗を下げることができる。
電極形成］二程において一旦完全に除去した後、再度、
多結晶半導体薄膜により形成している。この結果、従来
の１〜ライエツチング法では困難であったソース・ドレ
イン電極部分を残す処理を必要とせず、ソース・ドレイ
ン領域のシー１へ抵抗を下げることができる。
以下、本発明の実施例を図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を示した模式
的断面図である。
的断面図である。
第１図（ａ）において、１はシリコン基板、２はシリコ
ン酸化膜である。シリコン酸化膜２上にＳＯＩ層３を形
成し、次にＳＯＩ層３上に、ゲート酸化膜４を、５ｎｍ
、ポリシリコン膜５を１１００ｎ、さらにスパッタ法に
よりタングステンシリサイド６を３００ｎｍに順次堆積
し、ポリシリコンとタングステンシリサイドとによりポ
リサイド構造を形成した後、通常ホトレジス１へ工程と
ＥＣＲドライエツチング工程によりゲート領域を形成す
る。第１図（ｂ）において、 ＣＶＯにより全面にサイ
ドウオール用の窒化シリコン膜７を１１００ｎ堆積する
。次に、第１図（ｃ）のように通常のドライエツチング
工程により、下地シリコン酸化膜２の深さ２００ｎ ｍ
程度まで除去した後、ソース・ドレイン用チタンシリサ
イド８を全面に堆積する。このとき、ゲートの両側には
、自己整合的にドライエツチング工程によりサイドウオ
ールが１１００ｎずつ形成されている。次いで、レジス
１−を全面に塗布し、ドライエツチングにより基板全面
をエッチバックして平坦化を行い、第１図（ｄ）のよう
にゲート電極部分とソース・ドレイン電極部分を分離す
る。
ン酸化膜である。シリコン酸化膜２上にＳＯＩ層３を形
成し、次にＳＯＩ層３上に、ゲート酸化膜４を、５ｎｍ
、ポリシリコン膜５を１１００ｎ、さらにスパッタ法に
よりタングステンシリサイド６を３００ｎｍに順次堆積
し、ポリシリコンとタングステンシリサイドとによりポ
リサイド構造を形成した後、通常ホトレジス１へ工程と
ＥＣＲドライエツチング工程によりゲート領域を形成す
る。第１図（ｂ）において、 ＣＶＯにより全面にサイ
ドウオール用の窒化シリコン膜７を１１００ｎ堆積する
。次に、第１図（ｃ）のように通常のドライエツチング
工程により、下地シリコン酸化膜２の深さ２００ｎ ｍ
程度まで除去した後、ソース・ドレイン用チタンシリサ
イド８を全面に堆積する。このとき、ゲートの両側には
、自己整合的にドライエツチング工程によりサイドウオ
ールが１１００ｎずつ形成されている。次いで、レジス
１−を全面に塗布し、ドライエツチングにより基板全面
をエッチバックして平坦化を行い、第１図（ｄ）のよう
にゲート電極部分とソース・ドレイン電極部分を分離す
る。
以上、実施例においては、グー１−材料にポリシリコン
とタングステンシリサイドによるポリサイド構造を用い
たが、モリブデンシリサイド、チタンシリサイド等を用
いたポリサイド構造を用いてもよい。また、ポリサイド
構造に限る必要はなく、これらのシリサイドのみ、又は
ポリシリコンも用いることができる。
とタングステンシリサイドによるポリサイド構造を用い
たが、モリブデンシリサイド、チタンシリサイド等を用
いたポリサイド構造を用いてもよい。また、ポリサイド
構造に限る必要はなく、これらのシリサイドのみ、又は
ポリシリコンも用いることができる。
また、ソース・ドレインの材料としてチタンシリサイド
を用いたがこれに限る必要はなく、モリブデン、タング
ステン等の高融点金属、又はモリブデンシリサイド、タ
ングステンシリサイド等の高融点金属シリサイド、又は
ポリシリコンも用し）ることかできる。
を用いたがこれに限る必要はなく、モリブデン、タング
ステン等の高融点金属、又はモリブデンシリサイド、タ
ングステンシリサイド等の高融点金属シリサイド、又は
ポリシリコンも用し）ることかできる。
゛以上説明したように、本発明によれば、ゲート電極形
成工程において、ソース・ドレイン電極部分をエツチン
グされずに均一性良く残すための構成度ドライエッチン
グ工程を必要としなり）。また、この構造ではソース・
トレイン部分の膜厚を増加し、さらにメタルやシリサイ
ドなどの低抵抗な材料を用いることにより、シート抵抗
値を低減できるので、ドレイン電流を向上させることが
できる。
成工程において、ソース・ドレイン電極部分をエツチン
グされずに均一性良く残すための構成度ドライエッチン
グ工程を必要としなり）。また、この構造ではソース・
トレイン部分の膜厚を増加し、さらにメタルやシリサイ
ドなどの低抵抗な材料を用いることにより、シート抵抗
値を低減できるので、ドレイン電流を向上させることが
できる。
第１図（ａ）〜（ｄ）は本発明の一実施例を工程順に示
した模式的断面図である。 １・・・シリコン基板 ２・・・シリコン酸化膜
３・・ｓｏ■ｌ ４・・・ゲート酸化膜
５・・・ポリシリコン膜 ６・・タングステンシリサイド
した模式的断面図である。 １・・・シリコン基板 ２・・・シリコン酸化膜
３・・ｓｏ■ｌ ４・・・ゲート酸化膜
５・・・ポリシリコン膜 ６・・タングステンシリサイド
Claims (1)
- （１）絶縁体基板上の単結晶半導体薄膜に形成するＭＯ
Ｓ型電界効果トランジスタの製造方法において、ゲート
電極とサイドウォール直下以外の絶縁体基板上の単結晶
半導体薄膜とを除去する工程と、導体膜を絶縁基板上に
堆積し、ソース・ドレイン電極部分を形成する工程と、
サイドウォール上の導体膜の一部を除去し、ソース・ド
レイン電極部分とゲート電極部分とを分離する工程とを
含むことを特徴とするＭＯＳ型電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2799889A JPH02206130A (ja) | 1989-02-06 | 1989-02-06 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2799889A JPH02206130A (ja) | 1989-02-06 | 1989-02-06 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206130A true JPH02206130A (ja) | 1990-08-15 |
Family
ID=12236491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2799889A Pending JPH02206130A (ja) | 1989-02-06 | 1989-02-06 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02206130A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006508523A (ja) * | 2002-03-20 | 2006-03-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 自己整合型ナノチューブ電界効果トランジスタおよびこれを製造する方法 |
| JP2013149955A (ja) * | 2011-12-23 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
-
1989
- 1989-02-06 JP JP2799889A patent/JPH02206130A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006508523A (ja) * | 2002-03-20 | 2006-03-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 自己整合型ナノチューブ電界効果トランジスタおよびこれを製造する方法 |
| JP2013149955A (ja) * | 2011-12-23 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
| US9871059B2 (en) | 2011-12-23 | 2018-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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