JPS6362326A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6362326A JPS6362326A JP20814686A JP20814686A JPS6362326A JP S6362326 A JPS6362326 A JP S6362326A JP 20814686 A JP20814686 A JP 20814686A JP 20814686 A JP20814686 A JP 20814686A JP S6362326 A JPS6362326 A JP S6362326A
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- polysilicon film
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- polysilicon
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にポリシリコ
ン膜をステップ状にドライエツチングするための半導体
装置の製造方法に関する。
ン膜をステップ状にドライエツチングするための半導体
装置の製造方法に関する。
ポリシリコン＋ｌｌｉを抵抗として用いる場合の加工方
法として、例えば、反応性イオンエツチング（ＲＩＥ）
方法が知られている。従来のかかる半導体装置の製造方
法の一例について、第２図を参照して説明する。
法として、例えば、反応性イオンエツチング（ＲＩＥ）
方法が知られている。従来のかかる半導体装置の製造方
法の一例について、第２図を参照して説明する。
まず、第２図（＆）のように、酸化膜２の形成されたシ
リコン基板１上にポリシリコンＡＩ！３を、ＣＶＤ法又
はＰＶＤ法を用いて形成する。
リコン基板１上にポリシリコンＡＩ！３を、ＣＶＤ法又
はＰＶＤ法を用いて形成する。
次に１第２図の）のように、ポリシリコン膜３の抵抗率
を下げるために、イオン注入法を用いて不純物（例えば
ボロン、リン等）ｔポリシリコン膜３の表面（参照番号
４の部分）に注入する。次に、第２図（Ｃ）のように、
樹脂＠６を、抵抗として残す部分のみに選択的く形成し
た後、反応性イオンエツチング法を用いて、樹脂膜６ｔ
−マスクにしてポリシリコン膜３を選択的に除去する。
を下げるために、イオン注入法を用いて不純物（例えば
ボロン、リン等）ｔポリシリコン膜３の表面（参照番号
４の部分）に注入する。次に、第２図（Ｃ）のように、
樹脂＠６を、抵抗として残す部分のみに選択的く形成し
た後、反応性イオンエツチング法を用いて、樹脂膜６ｔ
−マスクにしてポリシリコン膜３を選択的に除去する。
次に１第２図（ｄ）のように、樹脂膜６′ｆ：除去した
後、ＣＶＤ法などを用いて酸化ａｎ成長しポリシリコン
族３（参照番号４の部分を含む）を覆う。最後に、９０
０℃以上の高温度でアニールすることによシ、第２図（
ｅ）に示すように、はぼ均一に不純物がドーピングされ
たポリシリコン膜５が得られる。
後、ＣＶＤ法などを用いて酸化ａｎ成長しポリシリコン
族３（参照番号４の部分を含む）を覆う。最後に、９０
０℃以上の高温度でアニールすることによシ、第２図（
ｅ）に示すように、はぼ均一に不純物がドーピングされ
たポリシリコン膜５が得られる。
上述した従来の半導体装置の製造方法においては、不純
物をイオン注入したポリシリコン膜３を反応性イオンエ
ツチングすると、そのエツチング断面がくの字形になっ
てしまうため、酸化膜７を成長してポリシリコンＨＱ３
に覆うと、酸化膜７の断面形状８がオーバーハング状に
なってしまう。
物をイオン注入したポリシリコン膜３を反応性イオンエ
ツチングすると、そのエツチング断面がくの字形になっ
てしまうため、酸化膜７を成長してポリシリコンＨＱ３
に覆うと、酸化膜７の断面形状８がオーバーハング状に
なってしまう。
その結果、後の電極形成工程に於いてメタル膜などがこ
の段差部に残ってしまい、この段差がｔ＆間に位置して
いる場合は電極ショートになってしまい、また、残った
メタル膜がはがれてしまって外観不良を誘発してしまう
という欠点がある。
の段差部に残ってしまい、この段差がｔ＆間に位置して
いる場合は電極ショートになってしまい、また、残った
メタル膜がはがれてしまって外観不良を誘発してしまう
という欠点がある。
一方、オーバハング形状をなくすためにドライエツチン
グを行う前にポリシリコン膜３を熱処理する方法も考え
られている。その方法について、第３図を参照して説明
する。
グを行う前にポリシリコン膜３を熱処理する方法も考え
られている。その方法について、第３図を参照して説明
する。
まず、第３図（ａ）のように、酸化Ｍ２の形成されたシ
リコン基板１上にポリシリコン膜３を、ＣＶＤ法又はＰ
ＶＤ法を用いて形成する。次に、第３図０）の、よりに
、イオン注入法を用いて不純物をポリシリコン３の表面
に注入する。次に、第３図（Ｃ）のように、例えば９５
０℃〜１０００℃の比較的高温度で熱処理を行うことに
よって不純物全ポリシリコンｍ３中に拡散させてほぼ均
一な不純物を含んだポリシリコンｊ１ｇ５ｔ−得る。次
に、第３図（４のように、樹脂膜６をマスクとしてポリ
シリコン膜５を、反応性イオンエツチング法を用いて加
工する。次に、第３図（６）のように、樹脂膜６を除去
した後、酸化膜７を成長しポリシリコン膜５を覆う。
リコン基板１上にポリシリコン膜３を、ＣＶＤ法又はＰ
ＶＤ法を用いて形成する。次に、第３図０）の、よりに
、イオン注入法を用いて不純物をポリシリコン３の表面
に注入する。次に、第３図（Ｃ）のように、例えば９５
０℃〜１０００℃の比較的高温度で熱処理を行うことに
よって不純物全ポリシリコンｍ３中に拡散させてほぼ均
一な不純物を含んだポリシリコンｊ１ｇ５ｔ−得る。次
に、第３図（４のように、樹脂膜６をマスクとしてポリ
シリコン膜５を、反応性イオンエツチング法を用いて加
工する。次に、第３図（６）のように、樹脂膜６を除去
した後、酸化膜７を成長しポリシリコン膜５を覆う。
しかし乍ら、このようにして得られたポリシリコン膜５
のエツチング断面形状はオーバハング状になっていない
が、段差が大きいため、覆った酸化膜７の断面形状９が
垂直又はタレオーバハング状になってしまって、やはシ
同様の不良を誘発する欠点がある。
のエツチング断面形状はオーバハング状になっていない
が、段差が大きいため、覆った酸化膜７の断面形状９が
垂直又はタレオーバハング状になってしまって、やはシ
同様の不良を誘発する欠点がある。
本発明の半導体装置の製造方法は、ポリシリコン狡の上
層部のみに不純物を添加する工程と、前記不純物が前記
ポリシリコン膜の下層部に拡散しないように熱処理を行
う工程と、前記熱処理をされた前記ポリシリコンＮをド
ライエッチングにより選択的に除去する１橘と含有して
いる。
層部のみに不純物を添加する工程と、前記不純物が前記
ポリシリコン膜の下層部に拡散しないように熱処理を行
う工程と、前記熱処理をされた前記ポリシリコンＮをド
ライエッチングにより選択的に除去する１橘と含有して
いる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するための工程順の縦
断面図である。
断面図である。
まず、第１図（ａ）のように、［化膜２の形成されたシ
リコン基板ｌ上にポリシリコン族３を、ＣＶＤ法又はＰ
ＶＤ法を用いて形成する。次に、第１図（ｂ）のように
、イオン注入法を用いて不純物（例えばボロン、リン等
）をポリシリコン膜３の表面（参照番号４０部分）Ｋ注
入する。次に、第１図（ｃ）のように、イオン注入され
た不純物が拡散しＫくい温度、６００℃〜８００℃に於
いて熱処理を行う。
リコン基板ｌ上にポリシリコン族３を、ＣＶＤ法又はＰ
ＶＤ法を用いて形成する。次に、第１図（ｂ）のように
、イオン注入法を用いて不純物（例えばボロン、リン等
）をポリシリコン膜３の表面（参照番号４０部分）Ｋ注
入する。次に、第１図（ｃ）のように、イオン注入され
た不純物が拡散しＫくい温度、６００℃〜８００℃に於
いて熱処理を行う。
この熱処理の方法としては炉型アニールあるいはランプ
アニールを用いてもかまわない。より高温であっても、
不純物が拡散してしまわないような短時間であればよい
。この熱処理を行いポリシリコン膜３の参照番号４の部
分の不純物を活性化させることによシ、不純物のないポ
リシリコン膜３の層と不純物かドーピングされたポリシ
リコン膜５の層との２つの層に分ける。次に、第１図（
ｄ）のように、樹脂膜６を、抵抗として残す部分のみに
選択的に形成した後、反応性イオンエツチング法を用い
て、樹脂膜６ｔ−マスクにしてポリシリコン膜ａ、５ｔ
−選択的に除去する。
アニールを用いてもかまわない。より高温であっても、
不純物が拡散してしまわないような短時間であればよい
。この熱処理を行いポリシリコン膜３の参照番号４の部
分の不純物を活性化させることによシ、不純物のないポ
リシリコン膜３の層と不純物かドーピングされたポリシ
リコン膜５の層との２つの層に分ける。次に、第１図（
ｄ）のように、樹脂膜６を、抵抗として残す部分のみに
選択的に形成した後、反応性イオンエツチング法を用い
て、樹脂膜６ｔ−マスクにしてポリシリコン膜ａ、５ｔ
−選択的に除去する。
この時、反応性イオンエツチングのエツチング条件とし
て、不純物がドーピングされたポリシリコン膜５とポリ
シリコン膜３とのエツチング速度比が２以上得られる条
件でエツチングする。例えば、真空度が比較的悪い条件
８０ｍＴｏｒｒ以上に於いてＣＣ１ａと０２ の混合
ガス全周いてエツチングする。次に、第１図（ｅ）のよ
うに、樹脂膜６を除去した後、ＣＶＤ法などを用いて酸
化膜７金成長しポリシリコン膜３，５を覆い、最後に高
温度（９００℃以上）に於いてアニールすることによシ
はぼ均一に不純物がドーピングされたポリシリコン膜５
を得る。
て、不純物がドーピングされたポリシリコン膜５とポリ
シリコン膜３とのエツチング速度比が２以上得られる条
件でエツチングする。例えば、真空度が比較的悪い条件
８０ｍＴｏｒｒ以上に於いてＣＣ１ａと０２ の混合
ガス全周いてエツチングする。次に、第１図（ｅ）のよ
うに、樹脂膜６を除去した後、ＣＶＤ法などを用いて酸
化膜７金成長しポリシリコン膜３，５を覆い、最後に高
温度（９００℃以上）に於いてアニールすることによシ
はぼ均一に不純物がドーピングされたポリシリコン膜５
を得る。
以上説明したように本発明によれば、安定してポリシリ
コン膜ｔｌ−２段にエツチングすることができるので、
例えば第１図（ｅ）に示すように、酸化膜７の断面形状
１０が非常によくなシ、後の電極形成工程に於いてメタ
ル残シの発生しない半導体装置が得られるという効果が
ある。
コン膜ｔｌ−２段にエツチングすることができるので、
例えば第１図（ｅ）に示すように、酸化膜７の断面形状
１０が非常によくなシ、後の電極形成工程に於いてメタ
ル残シの発生しない半導体装置が得られるという効果が
ある。
第１図（ＩＩＬ）〜（ｅ）は、本発明の一実施例を説明
するための工程順の縦断面図、 第２図（ａ）〜（ｅ）ならびに第３図（〜〜（＝）は、
従来の半導体装置の製造方法の二つの例のそれぞれを説
明するための工程順の縦断面図である。 １・・・・・・シリコン基板、２・・・・・・酸化膜、
３・５・・・・・・ポリシリコン膜、６・・・・・・樹
脂膜、７・・・・・・酸化膜、８・９・１０・・・・・
・酸化膜の断面形状。 、＼ 代理人 弁理士 内 原 晋 ′ｆＪＩ 図 万Ｚ図
するための工程順の縦断面図、 第２図（ａ）〜（ｅ）ならびに第３図（〜〜（＝）は、
従来の半導体装置の製造方法の二つの例のそれぞれを説
明するための工程順の縦断面図である。 １・・・・・・シリコン基板、２・・・・・・酸化膜、
３・５・・・・・・ポリシリコン膜、６・・・・・・樹
脂膜、７・・・・・・酸化膜、８・９・１０・・・・・
・酸化膜の断面形状。 、＼ 代理人 弁理士 内 原 晋 ′ｆＪＩ 図 万Ｚ図
Claims (4)
- （１）ポリシリコン膜の上層部のみに不純物を添加する
工程と、前記不純物が前記ポリシリコン膜の下層部に拡
散しないように熱処理を行う工程と、前記熱処理をされ
た前記ポリシリコン膜をドライエッチングにより選択的
に除去する工程とを有することを特徴とする半導体装置
の製造方法。 - （２）前記熱処理を６００℃〜８００℃にて行うように
した特許請求の範囲第１項記載の半導体装置の製造方法
。 - （３）前記不純物が前記ポリシリコン膜の下層部に拡散
しない短時間で前記熱処理を行うようにした特許請求の
範囲第１項記載の半導体装置の製造方法。 - （４）前記不純物を添加した前記ポリシリコン膜と添加
しない前記ポリシリコン膜とのエッチング速度比が２以
上得られる条件で前記ドライエッチングを行うようにし
た特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20814686A JPS6362326A (ja) | 1986-09-03 | 1986-09-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20814686A JPS6362326A (ja) | 1986-09-03 | 1986-09-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362326A true JPS6362326A (ja) | 1988-03-18 |
Family
ID=16551397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20814686A Pending JPS6362326A (ja) | 1986-09-03 | 1986-09-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362326A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03281115A (ja) * | 1990-03-30 | 1991-12-11 | Mitsubishi Materials Corp | スローアウエイ式切削工具 |
| JPH0512027U (ja) * | 1991-06-07 | 1993-02-19 | 三菱マテリアル株式会社 | スローアウエイ式サイドカツタ |
| US5393682A (en) * | 1993-12-13 | 1995-02-28 | Taiwan Semiconductor Manufacturing Company | Method of making tapered poly profile for TFT device manufacturing |
| JP2011215404A (ja) * | 2010-03-31 | 2011-10-27 | Toppan Printing Co Ltd | フォトマスクブランクとその製造方法 |
-
1986
- 1986-09-03 JP JP20814686A patent/JPS6362326A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03281115A (ja) * | 1990-03-30 | 1991-12-11 | Mitsubishi Materials Corp | スローアウエイ式切削工具 |
| JPH0512027U (ja) * | 1991-06-07 | 1993-02-19 | 三菱マテリアル株式会社 | スローアウエイ式サイドカツタ |
| US5393682A (en) * | 1993-12-13 | 1995-02-28 | Taiwan Semiconductor Manufacturing Company | Method of making tapered poly profile for TFT device manufacturing |
| JP2011215404A (ja) * | 2010-03-31 | 2011-10-27 | Toppan Printing Co Ltd | フォトマスクブランクとその製造方法 |
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