JPS6362741A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｃａ業上の利用分野） 本発明はランダムアクセスメモリに、例えば多ビツトイ
メージデータのようなデータをビットシフトして書き込
むメモリアクセス回路に関するものである。

〔従来の技術〕

ホストコンピュータ等から送られてくるコードデータ等
の文章情報を、内部のランダムアクセスメモリ（ＲＡｋ
ｌ）上にビットイメージとして展開し、然る後これを読
み出して出力する方式のレーザービームプリンタ等の文
章出力装置では、印字位置を任意に定めるために、前記
ＲＡＭへ書き込むビットイメージデータはビットシフト
されたものである必要がある。

例えば、　５ビツトシフトの場合を第６図に示す。

第６図において、６０はもとの　１バイトのデータであ
り、　１バイトデータ８０を５ビット右にシフトすると
、６１．６２の如く　２バイトに分割される。従つてア
ドレスｎ番地に第１バイト目、続＜　（ｎ＋１）番地に
第２バイト目のデータが書き込まれることになる。

もし文章出力装置が低速で、　ＣＰ［Ｉの処理速度が十
分に間に合うものであれば、ソフトウェアによる　ＣＰ
Ｕの演算によりビットシフトを実現できるが、レーザー
ビームプリンタ等の高速の文章出力装置では間に合わず
、通常、別のビットシフト回路を用意している。

第７図（ａ）にビットシフト回路としてリードオンリメ
モリ（ＲＯＭ）を使用した例を示す。

第７図（ａ）はＩビットシフト回路のブロツ久図で、７
０はＲＯＭ　、　７１はビットシフトが行なわれる入力
データ（１７〜１０）　、７２はビットシフトされた出
力が第１バイト目であるか第２バイト目であるかを選択
する選択信号、７３は何ビットシフトするかを決めるシ
フト値入力　（５２〜ＳＯ）である。また、７４は前記
入力データ７１、選択信号７２およびシフト偏入カフ３
の入力により、ＲＯＭ７０から出力される１バイトのビ
ットシフトされた出力データ　（０７〜００）である。

さらに第７図（ｂ）は入力データ７１がｒＤ７、Ｄ６、
Ｄ５、Ｄ４、Ｄ３、Ｄ２、ＤＩ、　ＤＯＪであった場合
の、選択信号７２およびシフト偏入カフ３の変化に応じ
たビットシフト出力の出カバターンを示す。

ＣＰｕはビットシフトを行なう場合、　ＣＰ［のライト
サイクルにおいて、ビットシフトされるべきデータを、
前記ビットシフト回路を経由させてビットシフトを行な
った後にＲＡＭに書き込む、すなわち、前記ビットシフ
ト回路に入力データおよびシフト値入力を入力した後に
ＲＡＭにライト信号を出してＲＡＭに書くわけである。

さて、このようにビットシフトを行なう場合、ビットシ
フトされた　１バイトのイメージデータは、ビットシフ
トにより、前述したように２バイトとなり、ＲＡＭ上の
２つの連続するアドレスに書き込まれる。従ってビット
シフトを行なう　１回のライトサイクルにおいて、　Ｒ
ＡＭを２回アクセスしなければならない。

第８図（ａ）および（ｂ）にビットシフトしない通常の
場合と、ビットシフトを行なった場合のタイミングチャ
ートを示す。

第８図（ａ）はシフト値７３が０、すなわちビットシフ
トを行なわない場合のタイミングチャートで、８０〜８
４はＣＰＵより与えられる信号で、８０はシフト値で前
記７３に対応している。８１はアドレスバス、８２はデ
ータバス、８３はビットシフトされたデータを選択する
選択信号で、第７図（ａ）の信号７２に対応している。

８４はＲＡＭへのライト信号、８５はビットシフト回路
の出力データである。第８図（ａ）ではビットシフトが
行なわれないため、出力データ８５はデータバス８２の
データと同じものとなっている。

一方、第８図（ｂ）のビットシフトサイクルにおいても
、第８図（ａ）の場合と同様に、アドレスバス８１．デ
ータバス８２が出力される。更に、選択信号８３が適当
なタイミングでＬＯＩＩＩレベルからＨレベルにされ、
シフト値８０は第８図（ａ）　　と異なり　Ｍ≠０の値
が出力される。この時、ビットシフト回路からの出力デ
ータ８５はビットシフトが行なわれるためデータバス８
２とは異なり、　２バイトに分割され、選択信号８３に
対応して各バイトデータが出力される。

従ってＣＰＵは所定のＲＡＭのアクセス時間後、ライト
信号８４を出し、　Ｎ番地に第　１バイト目５Ｄ（Ｎ）
をライトした後、次にアドレスバス８１を＋１して（Ｎ
＋１）番地にして、再び所定のアクセス時間後ライト信
号８４を出力し、（Ｎ＋１）番地に第２バイト目ＳＤ　
（Ｎ＋１）を書き込まれなければならない。

また、たとえ第２バイト目５Ｄ（Ｎ＋１）が全て０、す
なわち、ＲＡＭに書く必要がない場合であっても、（Ｎ
＋１）番地をアクセスして第２バイト目５ｏｌ（Ｎ＋１
）を書き込まなければならなかった。

〔発明が解決しようとする問題点３ 以上のように、ビットシフトを行なった場合、ＣＰＵは
ＲＡＭに対して２回アクセスしなければならず、ビット
シフトを行なわない場合の書き込みサイクルに比べ、　
２倍の時間がかかつてしまうという欠点を有していた。

本発明は前記従来例に鑑みなされたもので、ビットシフ
トされたデータをＲＡＭ上の連続するアドレスに展開す
る場合、ビットシフトによるＲＡＭのアクセス回数を最
小限におさえ、以てＣＰｕの処理速度を著しく向上させ
るようにしたメモリアクセス回路を提供することを目的
とする。

〔問題点を解決するための手段〕

上述した目的を達成するために、本発明は、アドレス情
報に基づいてメモリのアドレスデータを出力するアドレ
ス手段と、メモリへの入力データのシフト量を指示する
指示手段と、シフト量に対応して入力データをシフトす
るシフト手段と、シフト手段によりシフトされたデータ
が全て“Ｏ”であることを検出する検出手段と、入力デ
ータのシフトにより入力データと異なるアドレス空間に
シフトされたビット情報を記憶する記憶手段と、ビット
情報と、ビット情報と同じアドレス空間に入力されるデ
ータとの論理和をとる論理相手段とを備え、指示された
メモリのアドレスより順次に入力データをシフト手段に
より所定量だけシフトして、記憶手段に記憶できるよう
にしたことな特徴とする。

ここで、このように、第１図に示す本発明実施例のメモ
リリード／ライト回路は、アドレス手段としてのカウン
タとタイミング発生回路と、指示手段としてのデータバ
スおよびラッチ回路と、シフト手段としてのビットシフ
ト回路およびタイミング発生回路と、記憶手段としての
ラッチ回路と、論理和手段としてのＯＲ回路と、データ
が全て０”であることを検出する比較回路とを具備する
。

（作　用） かかる第１図の構成において、ＣＰｕより指示されたア
ドレスがカウンタにセットされる。またＣＰＵはラッチ
回路にデータのシフト量をセットして、シフトされるデ
ータをデータバスに出力する。ビットシフト回路は指定
された分だけデータをシフトして、その結果をバスに出
力する。ラッチ回路は最初クリアされているため、ＯＲ
回路の出力はバスのデータそのものである。

次にタイミング発生回路より選択信号が出力されると、
シフトされた次のアドレスに書かれるべきデータがバス
に出力され、タイミング発生回路よりのラッチ信号によ
り、ラッチ回路にシフトによりはみ出した分が格納され
る。　ＣＰｕより次のアドレスと、シフトされるべきデ
ータが出力されると、ビットシフト回路はそのデータを
シフトしてバスに出力する。この時ラッチ回路には、前
のアドレスで出力されたデータのシフトによりはみ出し
た分が格納されているため、ＯＲ回路によって、そのデ
ータと現在のシフトデータとの和がとられてＲＡＭ４に
入力される。このようにラッチ回路にはシフトアウトさ
れたデータが順次格納され、ＯＲ回路によって次のアド
レスのデータと論理和がとられて、ＲＡＭに入力されて
いく。

ＣＰＵより最後のデータであることがＬＭＣＹＭＣ上よ
って指示されると、タイミング発生回路はカウンタを＋
１するとともに、選択信号を出力してシフトアウトデー
タをＲＡＭに入力し、Ｒ／Ｗ信号を出力してＲＡＭへの
書込みを行う。

一方、１．ＭｃＹ信号により最後のデータであることが
指示されていても、比較回路によるシフトによりはみ出
したデータが全て０であった場合には、Ｒ／Ｗ信号は出
力せず、ｃｐｕに終了信号を出力する。

本発明によれば、少ないアクセス回数でビットシフトし
たデータをメモリに書き込める。

〔実施例〕

以下、添付図面に従って本発明の実施例を詳細に説明す
る。

（メモリリード／ライト回路を適用した装置の例（第２
図）） 第２図は本発明の一実施例としてのメモリリード／ライ
ト回路を適用した装置のブロック図である。

１００は装置全体の制御を行なう　ＣＰＩＩで、ＲＯＭ
１０３に制御プログラムが内蔵されている。１０１はメ
モリであるＲＡＭ１０２のリード／ライトを制御するメ
モリリード／ライト回路、１０４は例えば文章情報な−
どのデータを入力するデータ入力部、１０５は入力され
たデータの可視表示出力を行なうデータ出力部である。

〔メモリリード／ライト回路の説明（第１図）〕第１図
は本発明の一実施例のメモリリード／ライト回路のブロ
ック図である。

第１図において、矢印は信号又は情報を示し、矢印の途
中に斜線と共に記された数字は、その信号または情報が
何ビットで構成されているかを示している。

ここでｌはＣＰＵ１００よりの起動信号２、リード／ラ
イト（Ｒ／Ｗ）信号３により起動されるタイミング発生
回路で、メモリリード／ライト回路のタイミング制御を
行なう。

４はＲＡＭで、例えばビットイメージデータ等が展開さ
れる。

５はＲＡＭ４のメモリリードライト信号で、ＨＩ　Ｇ　
Ｈレベルで読み出し、ＬＯＷレベルで書き込みが行なわ
れる。

６はＲＡＭ４のデータ７を読み出すトライステートバッ
ファである。

８はＣＰＵ１００よりのデータバス１０のデータと、ラ
ッチ信号１８によりビットシフト回路９におけるデータ
のシフト数をラッチする、例えば３ビツトのラッチ回路
である。

９は従来例で述べたのと同様の動作を行なうビットシフ
ト回路、１１はクリア入力付の８ビツトラッチ回路で、
シフトアウトされたデータをラッチする。

１２はラッチ回路１１の出力１３と、ビットシフト回路
９の出力１４との論理和をとるＯＲ回路で、ＯＲ回路１
２の出力データはＲＡＭ４の入力データ１５となってい
る。

１６はＣＰＵ１００よりＲＡ旧への連続アクセス時の、
最後のサイクルであることを示す信号（ＬＭＣＹ）、１
７はタイミング発生回路１よりＣＰＵへの終了信号であ
る。

１９はＣＰＵ１００よりのアドレスバス、２０はＲＡＭ
４のアドレスカウンタ、２１はＲＡＭ４のアドレスデー
タである。

２２はカウンタ２０にアドレスをロードするアドレスロ
ード信号、２３はカウンタ２０を＋１するインクリメン
ト信号である。

２４はビットシフト回路９の出力が第１バイト目である
か、第２バイト目であるかを選択する選択信号である。

２５はトライステートバッファ６の出力イネーブル信号
、２６はラッチ回路１１のクリア信号、２７はラッチ回
路１１のラッチ信号である。

２９はデータが全てＯであるかを検出する比較回路であ
り、例えばコンパレータもしくはＯＲ回路で構成できる
。３０は比較回路２９の出力信号である。

このように、第１図に示す本発明実施例のメモリリード
／ライト回路は、アドレス手段として、のカウンタ２０
とタイミング発生回路１と、指示手段としてのデータバ
ス１０およびラッチ回路８と、シフト手段としてのビッ
トシフト回路９およびタイミング発生回路ｌと、記憶手
段としてのラッチ回路１１と、論理和手段としてのＯＲ
回路１２と、データが全て“０″であることを検出する
比較回路２９とを具備する。

かかる第１図の構成において、ｃｐｕより指示されたア
ドレスがカウンタ２０にセットされる。またＣＰＵはラ
ッチ回路８にデータのシフト量をセットして、シフトさ
れるデータをデータバスに出力する。ビットシフト回路
９は指定された分だけデータをシフトして、その結果を
バス１４に出力する。

ラッチ回路１１は最初クリアされているため、ＯＲ回路
１２の出力はバス１４のデータそのものである。

次にタイミング発生回路１より選択信号２４が出力され
ると、シフトされた次のアドレスに書かれるべきデータ
がバス１４に出力され、タイミング発生回路１よりのラ
ッチ信号２７により、ラッチ回路１１にシフトによりは
み出した分が格納される。

ＣＰＵより次のアドレスと、シフトされるべきデータが
出力されると、ビットシフト回路９はそのデータをシフ
トしてバス１４に出力する。この時ラッチ回路１１には
、前のアドレスで出力されたデータのシフトによりはみ
出した分が格納されているため、ＯＲ回路１２によって
、そのデータと現在のシフトデータとの和がとられてＲ
ＡＭ４に入力される。このようにラッチ回路１１にはシ
フトアウトされたデータが順次格納され、ＯＲ回路１２
によって次のアドレスのデータと論理和がとられて、Ｒ
ＡＭ４に入力されていく。

ＣＰＵより最後のデータであることがＬＭＣＹ信号１６
によって指示されると、タイミング発生回路ｌはカウン
タ２０を◆ｌするとともに、選択信号２４を出力してシ
フトアウトデータをＲＡＭ４に入力し、Ｒ／Ｗ信号５を
出力してＲＡＭ４への書込みを行う。

一方、ＬＭＣＹ信号１６により最後のデータであること
が指示されていても、比較回路２９によるシフトにより
はみ出したデータが全て０であった場合には、Ｒ／Ｗ信
号５は出力せず、ＣＰＵに終了信号１７を出力する。

（ビットシフトを行なわない時の動作説明（第３図）） 第３図はビットシフトを行なわない時のＣＰＵ１００の
動作フローチャートである。

ビットシフトをしない場合というのは、ラッチ回路８の
シフト値２８がＯであるということであり、ＣＰＵ１０
０は予めデータバス１０およびシフト値ラッチ信号１８
により、ラッチ回路８に０をセットしておく（ステップ
５１）。

続いて、ステップＳ２でＣＰＵ１００は、アドレスバス
１９およびデータバス１０に、　ＲＡＭ４のアドレスお
よびデータを出力する。

そしてステップＳ３でタイミング回路起動信号２を真（
低レベル）に、ステップＳ４でリードライト信号３をラ
イト、すなわち低レベルにする。これによりタイミング
発生回路１は、アドレスロード信号２２を低レベルにし
てアドレスカウンタ２０にアドレスをロードし、ＲＡＭ
４のアドレスとして出力する。また、選択信号２４を低
レベルにするとともに、ラッチクリア信号２６を低レベ
ルにしてラッチ回路１１をクリアする。

ビットシフト回路９はシフト値２８がＯであるから、シ
フト動作を行わず入力されたデータバス１０と全く同じ
データを出力する。一方、ラッチ出力１３はクリアされ
ているため、全てＯのデータとなる。

群って、ラッチ出力１３とビットシフトデータ１４のＯ
Ｒ出力１５は、バス１４のビットシフトデータ、すなわ
ちデータバス１０の値と等しいものとなり、ＣＰＵ１０
０からのライトデータと全く等しいデータが、ＲＡＭ４
の入力データとなる。

タイミング発生回路ｌは、然る後に、ＲＡＭ４のライト
信号を低レベルにして、ＲＡＭ４にデータを書籾込むと
共に、終了信号１７を低レベルにして、ＣＰＵ１００に
ライトサイクルが終了したことを伝える。これによりＣ
ＰＵ１００は、ステップｓ５でライトサイクルを終了す
る。以上によりＲＡＭＪ上には、シフト値が０、すなわ
ち、ビットシフトされないデータが書き込まれたことに
なる。

〔ビットシフトを行なう時の動作説明 （第４図、第５図）〕 第４図は本実施例におけるビットシフトを行なってＲＡ
Ｍに書き込む場合のｃＰＵの動作フローチャートであり
、第５図はＲＡＭ４の連続するアドレスにビットシフト
を行なってデータを書き込む時の、各信号のタイミング
を示すタイミングチャートである。

まず、ステップＳｌにおいて、ラッチ回路８にシフト値
をラッチする。但し、このシフト値２８は０ではない。

ＣＰＵ１００は、第３図の場合と同様に、アドレスバス
１９およびデータバスｌＯに、それぞれアドレスおよび
データを出力する（ステップＳｌ）。そしてステップ５
１２で起動信号２を出力し、ステップ５１３で、リード
ライト信号３によりタイミング発生回路ｌに起動をかけ
る。これは第５図のタイミングＴ１に対応している。

これらの信号を入力すると、タイミング発生回路１はカ
ウンタロード信号２２を低レベルにして、アドレスカウ
ンタ２０にアドレスをロードし、アドレスバス２１にア
ドレスバス１９のアドレスデータが出力される（タイミ
ングＴ２）。

次に選択信号２４およびラッチクリア信号２６を各々低
レベルにする。ビットシフト回路９はシフト値入力２８
に応じてシフトした、第１バイト目のデータをバス１４
に出力する（タイミングＴ３）。

最初、ラッチ回路１１はクリアされているため、前記シ
フト値０の場合と同様に、ＲＡＭ４の入力データ１５は
ビットシフト回路９の出力バス１４と等しいデータとな
る。然る後、タイミング発生回路１はＲＡＭライト信号
５を低レベルにして（タイミングＴ４）　、　ＲＡＭ４
にビットシフトされた第１バイト目のデータを書き込む
と共に、ＣＰＩＪｌｏｏに終了信号１７を返す（タイミ
ングＴ５）。

ＣＰＵＩＧＯはステップＳ１４でこの終了信号１７を受
は取ると、ステップＳ１５に進み起動信号２をオフにす
る（タイミングＴ６）。

一方、タイミング発生回路１は、リードライト信号５を
高レベルにするとともに、クリア信号２６、選択信号２
４を共に高レベルにする（タイミングＴ７）。

これによりビットシフト回路９は、第２バイト目のデー
タをバス１４に出力する。ここでタイミング発生回路１
はラッチ信号２７を出力して、ビットシフトされた第２
バイト目のデータをラッチ回路１１にラッチする。

これにより、ビットシフトされたデータの第１バイト目
はＲＡＭ４のＮ番地に書き込まれ、第２バイト目はラッ
チ回路１１にラッチされたことになる。

このようにして１サイクルの書き込みが終了すると、Ｃ
ＰＩＩｌｏｏはステップ５１６に進み、最後の１バイト
データの出力かをみる。最後の１バイトデータの出力で
ない時はステップ５１８に進み、全データの出力が終了
したかを調べる。全データの出力が終了していれば処理
を終了するが、終了していない時は再びステップＳｉｔ
に戻り、次のアドレスおよびデータを出力する。

このようにして、ＣＰＵ１００は次のデータをＮ÷１番
地に書くべく、アドレスバス１９およびデータバス１０
にデータを出力すると共に、タイミング発生回路１に起
動をかける。

すると、前述したところと同様に、選択信号２４は１回
目のライトサイクルの終了時に低レベルになっているた
め、ビットシフト回路の出力バス１４には第１バイト目
のデータが出力される。一方、ラッチ回路１１の出力１
３には前回のライトサイクルの第２バイト目データが保
持されている。

従ってＲＡＭの入力データ１５は、ＯＲ回路１２により
前回のライトサイクルの第２バイト目と、今回のライト
サイクルの第１バイト目の論理和がとられる。

次にタイミング発生回路１はＲＡＭライト信号５を低レ
ベルにし、Ｎ＋１番地にこの論理和データを書込み（タ
イ°ミングＴ８）　、ＣＰｔ１１００に終了信号１７を
出力する（タイミングＴ９）。

このようにして（Ｎ＋１）番地への書き込みが終了する
と、選択信号２４を高レベルにし、ビットシフト回路９
が第２バイト目を出力したら、ラッチ信号２７を真にし
て、第２バイト目をラッチする。

以後このサイクルの繰返しにより、その時の第１バイト
目と前回の第２バイト目のＯＲデータをＲＡＭ４に書き
込み、また第２バイト目はラッチ回路１１にラッチされ
ることになる。

連続するアドレスの最後のアドレスにライトする場合（
例えばＮ◆ｎ番地の場合）は、ＣＰＵ１００はステップ
５１７に進み、ＬＭＣＹ信号１６を出力する。これによ
りタイミング発生回路１は、　１回目のライトにおいて
終了信号１７をＣＰｔ１ｌＯＯに返さず、アドレスカウ
ンタ２０にインクリメント信号２３を出力する（タイミ
ング丁１０）、これによりＲＡＭ４のアドレス２１は（
Ｎ＋ｎ＋１）　　となる。

またラッチ回路１１には第２バイト目がラッチされるが
、ビットシフト回路９の出力データ１４と、ラッチ回路
１１の出力データ１３は等しいため、ＯＲ回路１２の出
力１５は変化せず、そのままＲＡＭＪ内に第２バイト目
のデータが入力される。

ここでタイミング発生回路１がライト信号５を低レベル
にすることにより（タイミング丁１１　）、ＲＡＭ４の
（Ｎ＋ｎ＋１）番地に第２バイト目のデータが書き込ま
れる。そして、ラッチ回路１１をクリアすると共に、終
了信号１７を出力して、連続アドレスのアクセスの終了
となる。

一方、ＬＭＣＹ信号１６が出力され、　１回目のライト
が終了し、第２バイト目が出力された時、その第２バイ
ト目のデータが全て０であった場合には、比較回路２９
の出力信号である比較信号３０が低レベルとなる。この
場合、タイミング回路１はライト信号５を出力せず、Ｒ
ＡＭ４にデータを書き込まない。そして、ラッチ回路１
１をクリアすると共に、終了信号１７を出力して、連続
アドレスのアクセスの終了となる。

以上のように、ビットシフトしたデータをＲＡＭの連続
するアドレスにｎバイトにわたって書き込む場合、多く
ともｎ＋１回、最後のシフトデータが全て０の場合、ｎ
回、ＲＡＭにアクセスすることでかかる書き込みを行な
うことがで暫る。

さて、ＲＡＭ４のデータを読み出す場合は、ＣＰｔ１Ｌ
ＱＱからの起動信号２およびリードライト信号３に、基
づいて、タイミング発生回路１はＲＡＭリードライト信
号５を、リード、すなわち高レベルにし、トライステー
トバッファ６のイネーブル信号２５を低レベルにして、
トライステートバッファ６をイネーブルにし、ＲＡＭ４
からのデータをデータバス１０に読出して、ＣＰｔ１１
００に終了信号１７を返すことにより行なわれる。

なお、本実施例においてはビットシフト回路をＲＯＭと
して説明したが、かかるビットシフト回路は、シフトレ
ジスタ回路、またはマイクロプロセッサのような演算装
置で構成してもよいことは言うまでもない。

また、本実施例では、右方向シフトのみについて説明し
たが、左方向のシフトであってもかまわず、その場合に
は、例えば第１図のアドレスカウンタ２０をデクリメン
トすればよいことになる。

また、ＲＡＭのアドレスのコントロールをロード入力端
子付カウンタ２０で説明したが、これに限るものではな
く、加算器であってもかまわないし、タイミング発生回
路の代りにＣＰＵが直接コントロールしてもかまわない
。

以上説明したように、本実施例によれば、ｎバイトのデ
ータを連続するＲＡＭアドレス上にビットシフトして展
開する場合、通常は少なくとも２０回ＲＡＭをアクセス
しなければならなかったのに対して、ＲＡＭへのアクセ
ス回数がｎ＋１回もしくはｎ回ですむから、ＲＡＭのア
クセスを最小限におさえるご）−Ｍで矢るーまた、（：
ＰＵｌからみたＲＡＭのアクセス回数はｎ回ですむため
、処理速度を著しく向上できるという効果もある。

また、本実施例では、比較回路２９によるデータが全て
０であることの検出を、最後のデータについてのみ行な
りているが、かかる検出を各データについて毎回行なう
ことにより、書か込みデータが０であった場合にはＲＡ
Ｍ４へのアクセスは行なわず、直ちにＣＰＵに終了信号
１７を出力してもよいことは言うまでもない。この場合
、さらにＲＡＭへのアクセス回数は少なくなり、処理速
度を著しく向上させることができるという効果もある。

（発明の効果〕 以上に述べたところから明らかなように、本発明によれ
ば、少ないアクセス回数でビットシフトしたデータをメ
モリに書き込めるどう効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のメモリリードライト回路のブ
ロック図、 第２図は本実施例回路を採用した装置の一実施例の構成
を示すブロック図、 第３図はビットシフトを行なわない時のＣＰｕの制御手
順の一例を示すフローチャート、第４図はビットシフト
を行なう時のＣＰＵの制御手順の一例を示すフローチャ
ート、 第５図（ａ）および（ｂ）は本発明の実施例の制御手順
の一例を示すタイミングチャート、第６図は従来のビッ
トシフト処理例の説明図、 第７図（ａ）はＲＯＭによる従来のビットシフト回路の
一例を示すブロック図、 第７図Ｊｆ　（ｂ）はその出力データを例示する表面、 第８図（ａ）および（ｂ）は従来例によるビットシフト
処理のタイミング例を示すタイミングチャートである。 １・・・タイミング発生回路、 ２・・・起動信号、 ４−ＲＡＭ　　。 ８　、　ｌｌ−・・ラッチ回路、 ９・・・ビットシフト回路、 １２−ＯＲ回路、 １６−ＬＭＣＹ。 １７−・・終了信号、 ２０・・・カウンタ、 ２４・・・選択信号、 ２９−・・比較回路、 １００−ＣＰＩＪ　。 １０１・・・メモリリード／ライト回路。 第２図 第３図 ＲＯＭ＆：ｊ６４林のピーン）シフト回謔ト０−令９と
示Ｔフｂ１ノ図第７図（ｄ、） 第７［Ｚ（ａ）の二カナータ２イク１１：ｆ、する表面
第７図（ｂ） イ疋釆イ多１３ｂ二Ｘろヒーットシフトメこｙｌｒ＞タ
イミン２Ｘ列をホすタイミンブサに一ト第８図（ｄ−） 第８図（ｂ）

Claims (1)

1. 【特許請求の範囲】 アドレス情報に基づいてメモリのアドレスデータを出力
   するアドレス手段と、 前記メモリへの入力データのシフト量を指示する指示手
   段と、 前記シフト量に対応して前記入力データをシフトするシ
   フト手段と、 該シフト手段によりシフトされたデータが全て“０”で
   あることを検出する検出手段と、 前記入力データのシフトにより当該入力データと異なる
   アドレス空間にシフトされたビット情報を記憶する記憶
   手段と、 前記ビット情報と、該ビット情報と同じアドレス空間に
   入力されるデータとの論理和をとる論理和手段とを備え
   、指示されたメモリのアドレスより順次に入力データを
   前記シフト手段により所定量だけシフトして、前記記憶
   手段に記憶できるようにしたことを特徴とするメモリア
   クセス回路。