JPH0218731B2 - - Google Patents
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- JPH0218731B2 JPH0218731B2 JP58083665A JP8366583A JPH0218731B2 JP H0218731 B2 JPH0218731 B2 JP H0218731B2 JP 58083665 A JP58083665 A JP 58083665A JP 8366583 A JP8366583 A JP 8366583A JP H0218731 B2 JPH0218731 B2 JP H0218731B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- microinstruction
- microprocessor
- bits
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/261—Microinstruction address formation
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、一般のデータ処理装置に使用される
マイクロプロセツサに関し、特に外部条件により
分岐を効率よく行うためのアドレス生成方式に関
する。
マイクロプロセツサに関し、特に外部条件により
分岐を効率よく行うためのアドレス生成方式に関
する。
（従来技術）
従来、データ処理装置におけるマイクロプロセ
ツサにおいては、マイクロ命令により各種のデー
タ処理を行うと共に、次の実行されるべきマイク
ロ命令のアドレスを生成しているが、外部ユニツ
トのステータスに応じて条件付き分岐を行うよう
なマイクロ命令の必要性がしばしば経験される。
ツサにおいては、マイクロ命令により各種のデー
タ処理を行うと共に、次の実行されるべきマイク
ロ命令のアドレスを生成しているが、外部ユニツ
トのステータスに応じて条件付き分岐を行うよう
なマイクロ命令の必要性がしばしば経験される。
従来のマイクロプロセツサにおいては、斯かる
マイクロ命令を実行して処理を続行する手段とし
て次の２方式が採用されていた。第１の方式は、
外部ユニツトにより処理されたステータスを共通
バスを介して、いつたんマイクロプロセツサ側に
引取り、そこで条件付き分岐によつてステータス
を判定するものである。第２の方式は、外部ユニ
ツトとマイクロプロセツサとの間に独立した結線
を備付け、これによつてマイクロプロセツサがス
テータス情報を受取つてアドレス生成を行うもの
である。しかし、前者ではステータスを引取るた
めに余分なステツプが必要であるため、処理速度
が低くなると云う欠点があり、後者では外部条件
を受取るための特別なハードウエア端子が必要で
あると云う欠点があつた。
マイクロ命令を実行して処理を続行する手段とし
て次の２方式が採用されていた。第１の方式は、
外部ユニツトにより処理されたステータスを共通
バスを介して、いつたんマイクロプロセツサ側に
引取り、そこで条件付き分岐によつてステータス
を判定するものである。第２の方式は、外部ユニ
ツトとマイクロプロセツサとの間に独立した結線
を備付け、これによつてマイクロプロセツサがス
テータス情報を受取つてアドレス生成を行うもの
である。しかし、前者ではステータスを引取るた
めに余分なステツプが必要であるため、処理速度
が低くなると云う欠点があり、後者では外部条件
を受取るための特別なハードウエア端子が必要で
あると云う欠点があつた。
（発明の目的）
本発明の目的は、マイクロ命令のアドレスを上
位アドレスと下位アドレスとに分け、上記命令の
デコーダにアドレス選択指示信号を発生させ、さ
らに、それぞれ上位アドレスと下位アドレスとを
選択的に送出する３ステートゲート群を備え、こ
れによつて上位アドレスは命令の種類によらず使
用し、下位アドレスは条件付き分岐命令において
は使用せず、外部ユニツトの出力を使用令のアド
レスを生成することにより上記欠点を除去し、余
分な処理ステツプや余分な外部接続端子が不要な
マイクロプロセツサを提供することにある。
位アドレスと下位アドレスとに分け、上記命令の
デコーダにアドレス選択指示信号を発生させ、さ
らに、それぞれ上位アドレスと下位アドレスとを
選択的に送出する３ステートゲート群を備え、こ
れによつて上位アドレスは命令の種類によらず使
用し、下位アドレスは条件付き分岐命令において
は使用せず、外部ユニツトの出力を使用令のアド
レスを生成することにより上記欠点を除去し、余
分な処理ステツプや余分な外部接続端子が不要な
マイクロプロセツサを提供することにある。
（発明の構成）
本発明によるマイクロプロセツサは命令レジス
タと、デコーダと、アドレス生成回路と、第１お
よび第２の３ステートゲート群とを具備して構成
したものである。
タと、デコーダと、アドレス生成回路と、第１お
よび第２の３ステートゲート群とを具備して構成
したものである。
命令レジスタはマイクロプロセツサを制御する
ためのＡフイールドと外部ユニツトを制御するた
めのＢフイールドからなる水平型マイクロ命令の
Ａフイールドを一時的に保持するためのものであ
り、デコーダは命令レジスタに保持されているマ
イクロ命令を解読してアドレス情報を取出すため
のものであり、アドレス生成回路はアドレス情報
をもとにして上位ビツトと下位ビツトとから成る
アドレスを生成するためのものである。
ためのＡフイールドと外部ユニツトを制御するた
めのＢフイールドからなる水平型マイクロ命令の
Ａフイールドを一時的に保持するためのものであ
り、デコーダは命令レジスタに保持されているマ
イクロ命令を解読してアドレス情報を取出すため
のものであり、アドレス生成回路はアドレス情報
をもとにして上位ビツトと下位ビツトとから成る
アドレスを生成するためのものである。
第１の３ステートゲート群は上位ビツトから成
る上位アドレスをゲートするためのものであり、
第２の３ステートゲート群は下位ビツトから成る
下位アドレスをゲートするためのものである。
る上位アドレスをゲートするためのものであり、
第２の３ステートゲート群は下位ビツトから成る
下位アドレスをゲートするためのものである。
本発明においては、分岐なしの命令に対しては
前記第１および第２の３ステートゲート群を同時
に前記デコーダからの指示で開き前記上位アドレ
スおよび下位アドレスとも前記アドレス生成回路
から出力し、条件付き分岐命令に対しては前記第
１の３ステートゲート群のみを前記デコーダから
の指示で開き前記上位アドレスは前記アドレス生
成回路から、前記下位アドレスは外部ユニツトか
ら出力することによりマイクロ命令アドレスを生
成し、この生成したマイクロ命令アドレスをマイ
クロプログラム記憶装置に与え、次のマイクロ命
令を得るように構成してある。
前記第１および第２の３ステートゲート群を同時
に前記デコーダからの指示で開き前記上位アドレ
スおよび下位アドレスとも前記アドレス生成回路
から出力し、条件付き分岐命令に対しては前記第
１の３ステートゲート群のみを前記デコーダから
の指示で開き前記上位アドレスは前記アドレス生
成回路から、前記下位アドレスは外部ユニツトか
ら出力することによりマイクロ命令アドレスを生
成し、この生成したマイクロ命令アドレスをマイ
クロプログラム記憶装置に与え、次のマイクロ命
令を得るように構成してある。
（実施例）
次に、本発明について図面を参照して詳細に説
明する。
明する。
第１図は、本発明によるマイクロプロセツサの
一実施例を関連装置と共に示したブロツク図であ
る。第１図において、１はマイクロプロセツサ、
２は外部ユニツト、３はマイクロプログラム記憶
装置、４はマイクロ命令記憶領域、５，６はそれ
ぞれ第１および第２の命令レジスタ、７，８はそ
れぞれ第１および第２のデコーダ、９，１０はそ
れぞれ第１および第２のアドレス生成回路、１１
〜１３はそれぞれ第１〜第３の３ステートゲート
群である。
一実施例を関連装置と共に示したブロツク図であ
る。第１図において、１はマイクロプロセツサ、
２は外部ユニツト、３はマイクロプログラム記憶
装置、４はマイクロ命令記憶領域、５，６はそれ
ぞれ第１および第２の命令レジスタ、７，８はそ
れぞれ第１および第２のデコーダ、９，１０はそ
れぞれ第１および第２のアドレス生成回路、１１
〜１３はそれぞれ第１〜第３の３ステートゲート
群である。
マイクロプロセツサ１と外部ユニツト２とは、
マイクロプログラム記憶装置３に記憶されている
マイクロ命令の制御に従つて動作する。マイクロ
命令は、マイクロプロセツサ１の命令を収容した
Ａフイールドと、外部ユニツト２に対する制御情
報を収容したＢフイールドとから成立つ命令であ
る。なお、Ａフイールドの命令は水平形のマイク
ロ命令であり、次に実行すべきマイクロ命令のア
ドレスを指示するための情報を含むものである。
マイクロプロセツサ１では、マイクロ命令のＡフ
イールドを第１のマイクロ命令レジスタ５に取込
み、第１のデコーダ７により解読して各部を制御
する。マイクロ命令を解読して得られた一部の信
号に従い、第１のアドレス生成回路９によつて、
次に実行すべきマイクロ命令のアドレスを生成
し、第１および第２の３ステートゲート群１１，
１２を通して出力する。ここで、信号線１４上の
第１のゲート制御信号は第１の３ステートゲート
群１１の開閉を制御し、信号線１５上の第２のゲ
ート制御信号は第２の３ステートゲート群１２の
開閉を制御する。いつぽう、外部ユニツト２では
マイクロ命令のＢフイールドを第２のマイクロ命
令レジスタ６に取込み、第２のデコーダ８により
解読して各種の処理を行う。外部条件による分岐
が指示されている場合には、処理結果のステータ
スを検出して第２のアドレス生成回路１０により
アドレスを生成し、第３の３ステートゲート群１
３を介してこのアドレスを出力する。その際、第
３の３ステートゲート群１３の開閉は、信号線１
６上の第３のゲート制御信号により制御される。
出力されたマイクロ命令アドレスは、上位アドレ
スバス１７と下位アドレスバス１８とにより、マ
イクロプログラム記憶装置３に与えられる。ここ
で、上位アドレスバス１７には、マイクロプロセ
ツサ１の第１の３ステートゲート群１１により選
択送出された上位アドレスが乗り、下位アドレス
バス１８にはマイクロプロセツサ１の第２の３ス
テートゲート群１２から出力されたアドレスか、
あるいは外部ユニツト２の第３の３ステートゲー
ト群１３から出力されたアドレスかが乗る。
マイクロプログラム記憶装置３に記憶されている
マイクロ命令の制御に従つて動作する。マイクロ
命令は、マイクロプロセツサ１の命令を収容した
Ａフイールドと、外部ユニツト２に対する制御情
報を収容したＢフイールドとから成立つ命令であ
る。なお、Ａフイールドの命令は水平形のマイク
ロ命令であり、次に実行すべきマイクロ命令のア
ドレスを指示するための情報を含むものである。
マイクロプロセツサ１では、マイクロ命令のＡフ
イールドを第１のマイクロ命令レジスタ５に取込
み、第１のデコーダ７により解読して各部を制御
する。マイクロ命令を解読して得られた一部の信
号に従い、第１のアドレス生成回路９によつて、
次に実行すべきマイクロ命令のアドレスを生成
し、第１および第２の３ステートゲート群１１，
１２を通して出力する。ここで、信号線１４上の
第１のゲート制御信号は第１の３ステートゲート
群１１の開閉を制御し、信号線１５上の第２のゲ
ート制御信号は第２の３ステートゲート群１２の
開閉を制御する。いつぽう、外部ユニツト２では
マイクロ命令のＢフイールドを第２のマイクロ命
令レジスタ６に取込み、第２のデコーダ８により
解読して各種の処理を行う。外部条件による分岐
が指示されている場合には、処理結果のステータ
スを検出して第２のアドレス生成回路１０により
アドレスを生成し、第３の３ステートゲート群１
３を介してこのアドレスを出力する。その際、第
３の３ステートゲート群１３の開閉は、信号線１
６上の第３のゲート制御信号により制御される。
出力されたマイクロ命令アドレスは、上位アドレ
スバス１７と下位アドレスバス１８とにより、マ
イクロプログラム記憶装置３に与えられる。ここ
で、上位アドレスバス１７には、マイクロプロセ
ツサ１の第１の３ステートゲート群１１により選
択送出された上位アドレスが乗り、下位アドレス
バス１８にはマイクロプロセツサ１の第２の３ス
テートゲート群１２から出力されたアドレスか、
あるいは外部ユニツト２の第３の３ステートゲー
ト群１３から出力されたアドレスかが乗る。
次に本実施例における動作を説明する。以下の
説明を具体化するために、マイクロ命令アドレス
の長さを16ビツトとし、上位アドレスを13ビツ
ト、下位アドレスを３ビツトとする。この場合、
第１の３ステートゲート群１１のゲート数は13で
あつて、第２および第３の３ステートゲート群１
２，１３のゲート数はそれぞれ３である。また、
上位アドレスバス１７は13ビツト、下位アドレス
バス１８は３ビツトである。また、第１〜第３の
３ステートゲート群１１〜１３は、ゲート制御信
号の状態が０の時に開き、１の時に閉じるものと
する。まず、或る時点で取出されたマイクロ命令
が、外部条件による分岐ではないような、通常の
命令である場合を考える。この場合には、マイク
ロプロセツサ１はＡフイールドのマイクロ命令に
より各種のデータ処理を行うと同時に、第１のア
ドレス生成回路９により次に実行すべき16ビツト
のマイクロ命令アドレスを生成し、信号線１４，
１５上の第１および第２のゲート制御信号の状態
を共に０にする。これによつて、第１および第２
の３ステートゲート群１１，１２が開き、アドレ
スの上位13ビツトが上位アドレスバス１７に送出
され、下位３ビツトが下位アドレスバス１８に送
出される。いつぽう、外部ユニツト２において
は、Ｂフイールドの制御情報により適当な処理を
行う。この場合、外部条件による分岐の指示は出
ていないので、信号線１６上の第３のゲート制御
信号の状態を１にして第３の３ステートゲート群
１３を閉じ、下位アドレスバス１８へのアドレス
出力を禁止する。
説明を具体化するために、マイクロ命令アドレス
の長さを16ビツトとし、上位アドレスを13ビツ
ト、下位アドレスを３ビツトとする。この場合、
第１の３ステートゲート群１１のゲート数は13で
あつて、第２および第３の３ステートゲート群１
２，１３のゲート数はそれぞれ３である。また、
上位アドレスバス１７は13ビツト、下位アドレス
バス１８は３ビツトである。また、第１〜第３の
３ステートゲート群１１〜１３は、ゲート制御信
号の状態が０の時に開き、１の時に閉じるものと
する。まず、或る時点で取出されたマイクロ命令
が、外部条件による分岐ではないような、通常の
命令である場合を考える。この場合には、マイク
ロプロセツサ１はＡフイールドのマイクロ命令に
より各種のデータ処理を行うと同時に、第１のア
ドレス生成回路９により次に実行すべき16ビツト
のマイクロ命令アドレスを生成し、信号線１４，
１５上の第１および第２のゲート制御信号の状態
を共に０にする。これによつて、第１および第２
の３ステートゲート群１１，１２が開き、アドレ
スの上位13ビツトが上位アドレスバス１７に送出
され、下位３ビツトが下位アドレスバス１８に送
出される。いつぽう、外部ユニツト２において
は、Ｂフイールドの制御情報により適当な処理を
行う。この場合、外部条件による分岐の指示は出
ていないので、信号線１６上の第３のゲート制御
信号の状態を１にして第３の３ステートゲート群
１３を閉じ、下位アドレスバス１８へのアドレス
出力を禁止する。
次に、外部条件による条件付き分岐命令が出さ
れた場合には、上記の場合と同様に、マイクロプ
ロセツサ１は第１のアドレス生成回路９により次
に実行すべきマイクロ命令の16ビツトのアドレス
を生成する。この場合には、信号線１４上の第１
のゲート制御信号の状態が０になり、信号線１５
上の第２のゲート制御信号の状態は１に保たれて
いるので、第２の３ステートゲート群１２が閉じ
られる。そこで、上位13ビツト分のアドレスのみ
が上位アドレスバス１７に送出され、下位３ビツ
ト分のアドレス出力が禁止される。いつぽう、外
部ユニツト２では、Ｂフイールドの制御情報のな
かに外部条件による条件付き分岐の指示が存在す
るために、処理の結果のステータスを検出し、第
２のアドレス生成回路１０により３ビツトのアド
レスを生成すると共に、信号線１６上の第３のゲ
ート制御信号の状態を０にして、第３の３ステー
トゲート群１３を開き、下位アドレスバス１８に
対して３ビツトのアドレスを送出する。このよう
にして、マイクロプロセツサ１からの13ビツトの
上位アドレスと、外部ユニツト２からの３ビツト
の下位アドレスとにより、16ビツトのマイクロ命
令アドレスが形成され、外部ユニツト２のステー
タスによる条件付き分岐が可能になる。すなわ
ち、マイクロ命令アドレスの上位13ビツトは常に
マイクロプロセツサ１により決定されるが、下位
３ビツトは命令の種類によりマイクロプロセツサ
１か、あるいは外部ユニツト２かのいずれかによ
り決定される。
れた場合には、上記の場合と同様に、マイクロプ
ロセツサ１は第１のアドレス生成回路９により次
に実行すべきマイクロ命令の16ビツトのアドレス
を生成する。この場合には、信号線１４上の第１
のゲート制御信号の状態が０になり、信号線１５
上の第２のゲート制御信号の状態は１に保たれて
いるので、第２の３ステートゲート群１２が閉じ
られる。そこで、上位13ビツト分のアドレスのみ
が上位アドレスバス１７に送出され、下位３ビツ
ト分のアドレス出力が禁止される。いつぽう、外
部ユニツト２では、Ｂフイールドの制御情報のな
かに外部条件による条件付き分岐の指示が存在す
るために、処理の結果のステータスを検出し、第
２のアドレス生成回路１０により３ビツトのアド
レスを生成すると共に、信号線１６上の第３のゲ
ート制御信号の状態を０にして、第３の３ステー
トゲート群１３を開き、下位アドレスバス１８に
対して３ビツトのアドレスを送出する。このよう
にして、マイクロプロセツサ１からの13ビツトの
上位アドレスと、外部ユニツト２からの３ビツト
の下位アドレスとにより、16ビツトのマイクロ命
令アドレスが形成され、外部ユニツト２のステー
タスによる条件付き分岐が可能になる。すなわ
ち、マイクロ命令アドレスの上位13ビツトは常に
マイクロプロセツサ１により決定されるが、下位
３ビツトは命令の種類によりマイクロプロセツサ
１か、あるいは外部ユニツト２かのいずれかによ
り決定される。
なお、上記本実施例ではマイクロ命令を水平形
としたため、各マイクロ命令のなかに次に実行す
できマイクロ命令のアドレスの指示が存在し、外
部ユニツト２から送出される下位アドレスをマイ
クロプロセツサ１に取込む必要はなかつた。しか
し、垂直形マイクロ命令の場合には、外部条件に
よる分岐の指示が送出された時には、マイクロプ
ロセツサ１の内部の第１のアドレス生成回路９に
存在するマイクロシーケンスカウンタ（図示され
なていない）に、下位アドレスバス１８のアドレ
ス情報を取込む必要に生じてくる。斯かる場合に
は、第２の３ステートゲート群１２に両方向性ゲ
ートを用いることにより、下位アドレスバス１８
上のアドレスバス情報を上記マイクロシーケンス
カウンタに取込んでセツトすればよい。
としたため、各マイクロ命令のなかに次に実行す
できマイクロ命令のアドレスの指示が存在し、外
部ユニツト２から送出される下位アドレスをマイ
クロプロセツサ１に取込む必要はなかつた。しか
し、垂直形マイクロ命令の場合には、外部条件に
よる分岐の指示が送出された時には、マイクロプ
ロセツサ１の内部の第１のアドレス生成回路９に
存在するマイクロシーケンスカウンタ（図示され
なていない）に、下位アドレスバス１８のアドレ
ス情報を取込む必要に生じてくる。斯かる場合に
は、第２の３ステートゲート群１２に両方向性ゲ
ートを用いることにより、下位アドレスバス１８
上のアドレスバス情報を上記マイクロシーケンス
カウンタに取込んでセツトすればよい。
（発明の効果）
本発明は以上説明したように、デコーダと３ス
テートゲート群とを備え、マイクロ命令アドレス
を上位アドレスと下位アドレスとに分け、上位ア
ドレスは命令の種類によらず使用し、下位アドレ
スは条件付き分岐命令においては使用せず、外部
ユニツトの出力を使用して分岐命令のアドレスを
生成するように構成することにより、余分な処理
ステツプを必要とせず、また余分な外部接続端子
を備える必要がないため、構成がきわめて簡易化
されると云う効果がある。
テートゲート群とを備え、マイクロ命令アドレス
を上位アドレスと下位アドレスとに分け、上位ア
ドレスは命令の種類によらず使用し、下位アドレ
スは条件付き分岐命令においては使用せず、外部
ユニツトの出力を使用して分岐命令のアドレスを
生成するように構成することにより、余分な処理
ステツプを必要とせず、また余分な外部接続端子
を備える必要がないため、構成がきわめて簡易化
されると云う効果がある。
第１図は、本発明によるマイクロプロセツサを
含む処理装置の一実施例を示すブロツク図であ
る。 １…マイクロプロセツサ、２…外部ユニツト、
３…マイクロプログラム記憶装置、４…マイクロ
命令領域、５，６…命令レジスタ、７，８…デコ
ーダ、９，１０…アドレス生成回路、１１〜１３
…３ステートゲート群、１４〜１６…信号線、１
７，１８…バス。
含む処理装置の一実施例を示すブロツク図であ
る。 １…マイクロプロセツサ、２…外部ユニツト、
３…マイクロプログラム記憶装置、４…マイクロ
命令領域、５，６…命令レジスタ、７，８…デコ
ーダ、９，１０…アドレス生成回路、１１〜１３
…３ステートゲート群、１４〜１６…信号線、１
７，１８…バス。
Claims (1)
- １ マイクロプロセツサを制御するためのＡフイ
ールドと外部ユニツトを制御するためのＢフイー
ルドからなる水平型マイクロ命令のＡフイールド
を一時的に保持するための命令レジスタと、前記
命令レジスタに保持された前記マイクロ命令を解
読してアドレス情報を取出すためのデコーダと、
前記アドレス情報をもとにして上位ビツトと下位
ビツトとから成るアドレスを生成するためのアド
レス生成回路と、前記上位ビツトから成る上位ア
ドレスをゲートするための第１の３ステートゲー
ト群と、前記下位ビツトから成る下位アドレスを
ゲートするための第２の３ステートゲート群とを
具備し、分岐なしの命令に対しては前記第１およ
び第２の３ステートゲート群を同時に前記デコー
ダからの指示で開き前記上位アドレスおよび下位
アドレスとも前記アドレス生成回路から出力し、
条件付き分岐命令に対しては前記第１の３ステー
トゲート群のみを前記デコーダからの指示で開き
前記上位アドレスは前記アドレス生成回路から、
前記下位アドレスは外部ユニツトから出力するこ
とによりマイクロ命令アドレスを生成し、この生
成したマイクロ命令アドレスをマイクロプログラ
ム記憶装置に与え、次のマイクロ命令を得るよう
に構成したことを特徴とするマイクロプロセツ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083665A JPS59208647A (ja) | 1983-05-13 | 1983-05-13 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083665A JPS59208647A (ja) | 1983-05-13 | 1983-05-13 | マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59208647A JPS59208647A (ja) | 1984-11-27 |
| JPH0218731B2 true JPH0218731B2 (ja) | 1990-04-26 |
Family
ID=13808753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58083665A Granted JPS59208647A (ja) | 1983-05-13 | 1983-05-13 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208647A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07237478A (ja) * | 1994-02-25 | 1995-09-12 | Hiroaki Tomita | 可動椅子 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605977B2 (ja) * | 1974-05-15 | 1985-02-15 | 日本電気株式会社 | マイクロプログラム制御装置 |
| JPS5445545A (en) * | 1977-09-19 | 1979-04-10 | Nippon Telegr & Teleph Corp <Ntt> | Control system for input and output interface |
| JPS5762441A (en) * | 1980-10-03 | 1982-04-15 | Nec Corp | Microprogram-controller data processor |
-
1983
- 1983-05-13 JP JP58083665A patent/JPS59208647A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07237478A (ja) * | 1994-02-25 | 1995-09-12 | Hiroaki Tomita | 可動椅子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59208647A (ja) | 1984-11-27 |
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