JPS6363221A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6363221A JPS6363221A JP61208209A JP20820986A JPS6363221A JP S6363221 A JPS6363221 A JP S6363221A JP 61208209 A JP61208209 A JP 61208209A JP 20820986 A JP20820986 A JP 20820986A JP S6363221 A JPS6363221 A JP S6363221A
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- JP
- Japan
- Prior art keywords
- circuit
- ecl
- current
- transistors
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- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000010586 diagram Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＥＣＬ型回路とこ
のＥＣＬ型回路のトランジスタのエミッタに所定の電流
を流す定電流源回路とを有する半導体集積回路に関する
。
のＥＣＬ型回路のトランジスタのエミッタに所定の電流
を流す定電流源回路とを有する半導体集積回路に関する
。
超高速動作を要求される電子回路の分野では、Ｅ ＣＬ
を回路構成による集積回路（以下ＥＣＬ型ＩＣという）
が広く使用されているが、ＥＣＬ型Ｉ Ｃは、第３図に
示すようにその回路構成から伝搬遅延時間ｔ、が短かく
なるに従い消費電力Ｐが大きくなるという特性をもって
いる。そして通常、所定の規格範囲Ａごとに区切って市
場に提供される９ 従って、ＥＣＬ型ＩＣを用いるシステムでは、高速性（
ｔ ｐｄ）と１、ＥＣＬ型ＩＣを使用するが故に問題と
なるシステム全体の消費電力Ｐとの兼ね合いを計りなが
らシステムの設計を行なっている。
を回路構成による集積回路（以下ＥＣＬ型ＩＣという）
が広く使用されているが、ＥＣＬ型Ｉ Ｃは、第３図に
示すようにその回路構成から伝搬遅延時間ｔ、が短かく
なるに従い消費電力Ｐが大きくなるという特性をもって
いる。そして通常、所定の規格範囲Ａごとに区切って市
場に提供される９ 従って、ＥＣＬ型ＩＣを用いるシステムでは、高速性（
ｔ ｐｄ）と１、ＥＣＬ型ＩＣを使用するが故に問題と
なるシステム全体の消費電力Ｐとの兼ね合いを計りなが
らシステムの設計を行なっている。
第４図は従来のこの種の半導体集積回路の代表的な一例
を示すＥＣＬ型ＲＡＭ ＩＣの回路図である。
を示すＥＣＬ型ＲＡＭ ＩＣの回路図である。
このような高速化を要求するＥＣＬ型ＲＡ Ｍ ＩＣで
は、使用するトランジスタの性能改善などで高速化を計
っているほか、第４図に示すカレントスイッチ型ゲート
を形成するＥＣＬ型回路１．のトランジスタＱ１．Ｑ２
のエミッタ電流の和の和電ＫＩｃｓや記憶素子であるＥ
ＣＬ型回路１ｂの読出し電流ＩＲ，，ＩＲ２を増すこと
により伝搬遅延時間１ｔＤｄが改善されることが良く知
られている。
は、使用するトランジスタの性能改善などで高速化を計
っているほか、第４図に示すカレントスイッチ型ゲート
を形成するＥＣＬ型回路１．のトランジスタＱ１．Ｑ２
のエミッタ電流の和の和電ＫＩｃｓや記憶素子であるＥ
ＣＬ型回路１ｂの読出し電流ＩＲ，，ＩＲ２を増すこと
により伝搬遅延時間１ｔＤｄが改善されることが良く知
られている。
この例では、和電流Ｉ。５及び読出し電流■８．。
１□２を、定電流源回路２内に設けられたバイアス回路
２１ ａの抵抗Ｒ６及びダイオードＤ４．Ｄ５により定
める構成となっている。
２１ ａの抵抗Ｒ６及びダイオードＤ４．Ｄ５により定
める構成となっている。
上述したように、伝搬遅延時間ｊｐｄは消費電力Ｐに大
、きく依存し、市販のＥＣＬ型ＩＣは第３図に示すよう
に所定の規格範囲Ａごとに区切って提供される。
、きく依存し、市販のＥＣＬ型ＩＣは第３図に示すよう
に所定の規格範囲Ａごとに区切って提供される。
これらのＥＣＬ型ＩＣを使用してシステムを設計するに
当たっては、規格範囲Ａを考慮する訳であるが、システ
ムによっては消費電力Ｐが増加しても伝搬遅延時間ｊｐ
ｄの速い方が良い場合や、あるいは消費電力Ｐの制限が
必要となったりする場合もある。
当たっては、規格範囲Ａを考慮する訳であるが、システ
ムによっては消費電力Ｐが増加しても伝搬遅延時間ｊｐ
ｄの速い方が良い場合や、あるいは消費電力Ｐの制限が
必要となったりする場合もある。
市場に提供されるＩＣは前述の第３図に示すように、通
常、汎用的な規格範囲Ａに区切られているため、この規
格範囲Ａ外の特性のものが必要な場合もあり、その特性
に見合った条件でＥＣＬ型ＩＣを製作するには、大量生
産される状況の中で、かかる処置を施すことは非常に高
価なものとなる。
常、汎用的な規格範囲Ａに区切られているため、この規
格範囲Ａ外の特性のものが必要な場合もあり、その特性
に見合った条件でＥＣＬ型ＩＣを製作するには、大量生
産される状況の中で、かかる処置を施すことは非常に高
価なものとなる。
」二連した従来の半導体集積回路は、和電流Ｉ Ｃ５゜
読出し電流ＩＲ□、■ａ２、即ち結果的には伝搬遅延時
間ｔｐｄをバイアス回路２１３の回路素子により定める
構成となっているので、これら各電流ＩＣ５＋ＩＲ１，
ＩＲ２及び伝搬遅延時間ｊｐｄが限定され、規格範囲外
のものを製作すると非常に高価なものとなり、規格範囲
のものを使用すると設計の自由度が低減するという欠点
があった。
読出し電流ＩＲ□、■ａ２、即ち結果的には伝搬遅延時
間ｔｐｄをバイアス回路２１３の回路素子により定める
構成となっているので、これら各電流ＩＣ５＋ＩＲ１，
ＩＲ２及び伝搬遅延時間ｊｐｄが限定され、規格範囲外
のものを製作すると非常に高価なものとなり、規格範囲
のものを使用すると設計の自由度が低減するという欠点
があった。
本発明の目的は、外部からエミッタ電流を制御すること
に上り伝搬遅延時間及び消費電力を制御することができ
、設計の自由度を上げることのできる半導体集積回路を
提供することにある。
に上り伝搬遅延時間及び消費電力を制御することができ
、設計の自由度を上げることのできる半導体集積回路を
提供することにある。
本発明の半導体集積回路は、ＥＣＬ型回路と、このＥＣ
Ｌ型回路を形成する各トランジスタのエミ・ツタに所定
の電流を流す定電流源回路とを有する半導体集積回路に
おいて、前記定電流源回路に前記電流の大きさを制御す
る外部端子を設けて構成される。
Ｌ型回路を形成する各トランジスタのエミ・ツタに所定
の電流を流す定電流源回路とを有する半導体集積回路に
おいて、前記定電流源回路に前記電流の大きさを制御す
る外部端子を設けて構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例は、カレントスイッチ型ゲートを形成するＥ
ＣＬ型回路１３と、記憶素子を形成するＥＣＬ型回路１
ｂと、これらＥＣＬ型回路１．。
ＣＬ型回路１３と、記憶素子を形成するＥＣＬ型回路１
ｂと、これらＥＣＬ型回路１．。
１、を構成する各トランジスタのエミッタに所定の電流
を流す定電流源回路２とを含んだ構成となっている。
を流す定電流源回路２とを含んだ構成となっている。
ＥＣＬ型回路１．＆のトランジスタＱ１．Ｑ２のエミッ
タに流れる電流の和の和電流Ｉ Ｃ５＋及びＥＣＬ型回
路１ｂのトランジスタＱ’４ 、 Ｑｓのエミッタに流
れる読出し電流Ｉ Ｒ１，Ｉ Ｒ２は、トランジスタＱ
６〜Ｑ８のベース電圧で定まり、このベース電圧はバイ
アス回路２１の抵抗Ｒ６，ダイオードＤ４．Ｄ５、又は
外部端子２２に印加される電圧Ｅｘｎにより定まる。
タに流れる電流の和の和電流Ｉ Ｃ５＋及びＥＣＬ型回
路１ｂのトランジスタＱ’４ 、 Ｑｓのエミッタに流
れる読出し電流Ｉ Ｒ１，Ｉ Ｒ２は、トランジスタＱ
６〜Ｑ８のベース電圧で定まり、このベース電圧はバイ
アス回路２１の抵抗Ｒ６，ダイオードＤ４．Ｄ５、又は
外部端子２２に印加される電圧Ｅｘｎにより定まる。
即ち、和電’ｊｆ＋Ｌ ｌ ｃｓ、読出し電流ＪＲ８、
ｌ Ｒ２は、バイアス回ｉ？３２１の各回路素子のみで
定まる場合のはかに、外部端子２２に印加する電圧ＥＸ
Ｂを変えることにより調整することもできる。
ｌ Ｒ２は、バイアス回ｉ？３２１の各回路素子のみで
定まる場合のはかに、外部端子２２に印加する電圧ＥＸ
Ｂを変えることにより調整することもできる。
第２図はバッファ回路２３を介して電圧Ｅ、ｘＢを印加
する場合の例を示した回路図である。
する場合の例を示した回路図である。
以上説明したように本発明は、定電流源回路に外部端子
を設け、この外部端子に電圧を印加してＥＣＬ型回路を
構成する各トランジスタのエミッタ電流を制御する構成
とすることにより、伝搬遅延時間及び消費電力を調整す
ることができ、設計の自由度及び応用範囲を広げること
ができる効果がある。
を設け、この外部端子に電圧を印加してＥＣＬ型回路を
構成する各トランジスタのエミッタ電流を制御する構成
とすることにより、伝搬遅延時間及び消費電力を調整す
ることができ、設計の自由度及び応用範囲を広げること
ができる効果がある。
第１１４は本発明の一実施例を示す回路図、第２図は本
発明の池の実施例を示す回路図、第３図はＥ Ｃ Ｌ型
回路の消費電力対伝搬遅延時間を示す特作図、第４図は
従来の半導体集積回路の一例を示す回路図である。 １、．１ｂ−ＥＣＬ回路、２．２ ｍ ”’定電流源回
路、２１．２１ａ・・・バイアス回路、２２・・・外部
端子、２３・・・バッファ回路、Ｄ１〜Ｄ５・・・ダイ
オード、Ｑ＋〜Ｑ８・・・Ｉ・ランジスタ、Ｒ１−Ｒ８
・・・錦２図
発明の池の実施例を示す回路図、第３図はＥ Ｃ Ｌ型
回路の消費電力対伝搬遅延時間を示す特作図、第４図は
従来の半導体集積回路の一例を示す回路図である。 １、．１ｂ−ＥＣＬ回路、２．２ ｍ ”’定電流源回
路、２１．２１ａ・・・バイアス回路、２２・・・外部
端子、２３・・・バッファ回路、Ｄ１〜Ｄ５・・・ダイ
オード、Ｑ＋〜Ｑ８・・・Ｉ・ランジスタ、Ｒ１−Ｒ８
・・・錦２図
Claims (1)
- ＥＣＬ型回路と、このＥＣＬ型回路を形成する各トラン
ジスタのエミッタに所定の電流を流す定電流源回路とを
有する半導体集積回路において、前記定電流源回路に前
記電流の大きさを制御する外部端子を設けたことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208209A JPS6363221A (ja) | 1986-09-03 | 1986-09-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208209A JPS6363221A (ja) | 1986-09-03 | 1986-09-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6363221A true JPS6363221A (ja) | 1988-03-19 |
Family
ID=16552476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61208209A Pending JPS6363221A (ja) | 1986-09-03 | 1986-09-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6363221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0484511A (ja) * | 1990-07-26 | 1992-03-17 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1986
- 1986-09-03 JP JP61208209A patent/JPS6363221A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0484511A (ja) * | 1990-07-26 | 1992-03-17 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
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