JPS6364061B2 - - Google Patents
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- JPS6364061B2 JPS6364061B2 JP60015640A JP1564085A JPS6364061B2 JP S6364061 B2 JPS6364061 B2 JP S6364061B2 JP 60015640 A JP60015640 A JP 60015640A JP 1564085 A JP1564085 A JP 1564085A JP S6364061 B2 JPS6364061 B2 JP S6364061B2
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- JP
- Japan
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- silicon
- layer
- rich
- charge
- layers
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/682—Floating-gate IGFETs having only two programming levels programmed by injection of carriers through a conductive insulator, e.g. Poole-Frankel conduction
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、メモリデバイスに関するものであ
り、特にシリコンを過剰に含む層に関する技術を
用いて構成したチヤージ記憶構造に関するもので
ある。
り、特にシリコンを過剰に含む層に関する技術を
用いて構成したチヤージ記憶構造に関するもので
ある。
［開示の概要］
この発明で開示されるのは、シリコンを過剰に
含む（シリコン・リツチ）２酸化シリコン層と、
２酸化シリコン層とを交互に形成した、２つの電
極間に挟まれる４層のチヤージ記憶構造である。
上方と中央のシリコン・リツチ層は強化されたフ
アウラー・ノルドハイム（Fowler−Nordheim）
の注入体として働き、またシリコン粒子が深いト
ラツプとして働くので、中央のシリコン・リツチ
層もまたチヤージを蓄える。このチヤージ記憶構
造は不揮発性メモリに適用可能である。
含む（シリコン・リツチ）２酸化シリコン層と、
２酸化シリコン層とを交互に形成した、２つの電
極間に挟まれる４層のチヤージ記憶構造である。
上方と中央のシリコン・リツチ層は強化されたフ
アウラー・ノルドハイム（Fowler−Nordheim）
の注入体として働き、またシリコン粒子が深いト
ラツプとして働くので、中央のシリコン・リツチ
層もまたチヤージを蓄える。このチヤージ記憶構
造は不揮発性メモリに適用可能である。
［従来技術］
従来、浮遊ゲートをもつ記憶用FETデバイス
が知られており、そのデバイスには、通常はSiで
ある導電体が絶縁層中に埋め込まれている。その
ようなメモリ素子は情報を記憶し、情報の変更と
消去を可能とする。浮遊ゲートをもつデバイスに
はチヤージ注入を強化するための導電体としての
Siを過剰に含む層（シリコン・リツチ層）を採用
したものがあるが、そのようなデバイスは、シリ
コン・リツチ層に隣接して導電層が存在している
ためにシリコン・リツチ層に離散的なチヤージを
蓄えることができない。
が知られており、そのデバイスには、通常はSiで
ある導電体が絶縁層中に埋め込まれている。その
ようなメモリ素子は情報を記憶し、情報の変更と
消去を可能とする。浮遊ゲートをもつデバイスに
はチヤージ注入を強化するための導電体としての
Siを過剰に含む層（シリコン・リツチ層）を採用
したものがあるが、そのようなデバイスは、シリ
コン・リツチ層に隣接して導電層が存在している
ためにシリコン・リツチ層に離散的なチヤージを
蓄えることができない。
そのようなメモリ素子用のFET構造は典型的
には米国特許第3649889号に開示されており、そ
れにおいてはゲート構造をもつ電界効果トランジ
スタが利用されている。そのゲート構造は、過剰
なSiを含むSiO2層と、そのSiO2層の中のキヤリ
ヤ荷電をトラツプするための適当な厚さの２枚の
絶縁層とからなるサンドイツチ構造を有してい
る。この３重層は、ゲート電極と基板の間に配置
されている。このデバイスではシリコン・リツチ
層の底部上に30〜40オングストロームの薄い絶縁
層が必要であり、それが薄くなければトンネル効
果が起こらない。しかし、逆にこの絶縁層の薄さ
ゆえにチヤージが漏れるという問題が生じる。
には米国特許第3649889号に開示されており、そ
れにおいてはゲート構造をもつ電界効果トランジ
スタが利用されている。そのゲート構造は、過剰
なSiを含むSiO2層と、そのSiO2層の中のキヤリ
ヤ荷電をトラツプするための適当な厚さの２枚の
絶縁層とからなるサンドイツチ構造を有してい
る。この３重層は、ゲート電極と基板の間に配置
されている。このデバイスではシリコン・リツチ
層の底部上に30〜40オングストロームの薄い絶縁
層が必要であり、それが薄くなければトンネル効
果が起こらない。しかし、逆にこの絶縁層の薄さ
ゆえにチヤージが漏れるという問題が生じる。
電気的に変更可能な浮遊ゲートをもつメモリデ
バイスの別の例は米国特許第4253106号に示され
ている。これにおいては、制御ゲートと浮遊ゲー
トの間にシリコン・リツチ酸化層が配置されてい
る。
バイスの別の例は米国特許第4253106号に示され
ている。これにおいては、制御ゲートと浮遊ゲー
トの間にシリコン・リツチ酸化層が配置されてい
る。
導電体を埋め込んでなる従来の浮遊ゲートシス
テムにおける困難は、欠陥が存在するときのチヤ
ージの漏洩である。すなわち、導電体が一つの内
容物であると考えられるので、チヤージは漏れて
ゆく傾向にあり、最後には完全に放電して記憶さ
れた情報が失われてしまうことになる。そこで、
次にプログラムされるまでチヤージが失われるこ
となく長い期間情報を保持すべくプログラムされ
たメモリ・デバイスが望ましいことはもちろんで
ある。
テムにおける困難は、欠陥が存在するときのチヤ
ージの漏洩である。すなわち、導電体が一つの内
容物であると考えられるので、チヤージは漏れて
ゆく傾向にあり、最後には完全に放電して記憶さ
れた情報が失われてしまうことになる。そこで、
次にプログラムされるまでチヤージが失われるこ
となく長い期間情報を保持すべくプログラムされ
たメモリ・デバイスが望ましいことはもちろんで
ある。
そのような電気的に消去可能な読み取り専用メ
モリ（EEPROM）の別の欠点は、浮遊ゲートが
存在するため相当広いチツプの面積を占める必要
があることである。
モリ（EEPROM）の別の欠点は、浮遊ゲートが
存在するため相当広いチツプの面積を占める必要
があることである。
［発明が解決しようとする問題点］
この発明の目的は、チヤージの漏洩を最小限に
抑えて、チヤージの長い保持時間を有するチヤー
ジ記憶構造を提供することにある。
抑えて、チヤージの長い保持時間を有するチヤー
ジ記憶構造を提供することにある。
この発明の別の目的は、チツプ上の占有面積の
小さいチヤージ記憶構造を提供することにある。
小さいチヤージ記憶構造を提供することにある。
［問題点を解決するための手段］
浮遊ゲートメモリ構造のかわりに、チヤージ保
持構造としてのトラツプ構造を採用した点におい
て本発明は従来技術とは異なる。この発明によれ
ば、もし欠陥が存在しても局所的に影響を受けた
トラツプのみがチヤージを放出するにすぎないの
で、チヤージ漏洩の問題が解消される。この発明
により採用されたチヤージ記憶構造は高い電界で
は効果的に絶縁体となり低い電界では導電体とな
るSiを過剰に含んだ（シリコン・リツチ）SiO2
をデバイスのプログラム用に使用している。しか
しながら、この発明中に用いられているシリコ
ン・リツチSiO2はチヤージを蓄えるためのトラ
ツプとしても働く。
持構造としてのトラツプ構造を採用した点におい
て本発明は従来技術とは異なる。この発明によれ
ば、もし欠陥が存在しても局所的に影響を受けた
トラツプのみがチヤージを放出するにすぎないの
で、チヤージ漏洩の問題が解消される。この発明
により採用されたチヤージ記憶構造は高い電界で
は効果的に絶縁体となり低い電界では導電体とな
るSiを過剰に含んだ（シリコン・リツチ）SiO2
をデバイスのプログラム用に使用している。しか
しながら、この発明中に用いられているシリコ
ン・リツチSiO2はチヤージを蓄えるためのトラ
ツプとしても働く。
本発明によれば、従来のMNOSデバイスと従
来の浮遊ゲートデバイスの中間に位置づけられる
ような新しいタイプのチヤージ記憶構造が定義さ
れる。本発明のチヤージ記憶構造は２個の電極の
間に挟まれた４つの層からなる。下方の電極はシ
リコン基板である。また、上方の電極はドープさ
れた多結晶シリコンまたはアルミニウムのような
金属である。そして、交互に配置された酸化層と
シリコン・リツチ酸化層とが４つの層構造を規定
する。この発明によれば、上方のシリコン・リツ
チ層が強化されたフアウラー・ノルドハイム
（Fowler−Nordheim）注入体として働く。ま
た、２つの酸化層の間に挟まれた第２のシリコ
ン・リツチ層が、デバイスプログラム用の高電界
において注入体として働く。ここで注目すべきな
のは第２のシリコン・リツチ層の酸化マトリクス
におけるシリコンが深い電子トラツプとして働く
ので、第２のシリコン・リツチ層が正または負の
電荷を記憶する能力をもつ、ということである。
また、通常のデバイス動作条件でのチヤージの漏
洩を防止するべく、２つの酸化膜が絶縁層として
働く。
来の浮遊ゲートデバイスの中間に位置づけられる
ような新しいタイプのチヤージ記憶構造が定義さ
れる。本発明のチヤージ記憶構造は２個の電極の
間に挟まれた４つの層からなる。下方の電極はシ
リコン基板である。また、上方の電極はドープさ
れた多結晶シリコンまたはアルミニウムのような
金属である。そして、交互に配置された酸化層と
シリコン・リツチ酸化層とが４つの層構造を規定
する。この発明によれば、上方のシリコン・リツ
チ層が強化されたフアウラー・ノルドハイム
（Fowler−Nordheim）注入体として働く。ま
た、２つの酸化層の間に挟まれた第２のシリコ
ン・リツチ層が、デバイスプログラム用の高電界
において注入体として働く。ここで注目すべきな
のは第２のシリコン・リツチ層の酸化マトリクス
におけるシリコンが深い電子トラツプとして働く
ので、第２のシリコン・リツチ層が正または負の
電荷を記憶する能力をもつ、ということである。
また、通常のデバイス動作条件でのチヤージの漏
洩を防止するべく、２つの酸化膜が絶縁層として
働く。
後で説明するように、この新規なチヤージ記憶
構造は、MNOSデバイスに類似する動作ステツ
プをもつプログラム可能なデバイスの回路に使用
可能である。尚、NMOSとは（Metal Nitride
Oxide Silicon：金属窒化酸化シリコン）の略称
である。本発明によれば、MNOSゲートが本発
明に基づく記憶構造で置き換えられる。しかし、
プログラムや読み取りや消去のステツプは
NMOSセルに関連する技術に対応する方法で行
なわれる。
構造は、MNOSデバイスに類似する動作ステツ
プをもつプログラム可能なデバイスの回路に使用
可能である。尚、NMOSとは（Metal Nitride
Oxide Silicon：金属窒化酸化シリコン）の略称
である。本発明によれば、MNOSゲートが本発
明に基づく記憶構造で置き換えられる。しかし、
プログラムや読み取りや消去のステツプは
NMOSセルに関連する技術に対応する方法で行
なわれる。
［実施例］
第１図は、本発明に係るチヤージ記憶構造の図
式的な断面図である。この構造は、２つの電極間
に挟まれた４つの層からなる。第１図において基
底層１０はシリコン基板である。また上層の電極
１２はドープされた多結晶シリコンまたはアルミ
ニムのような金属導電層であり、金属線１４が図
式的に示されている。基板１０と電極１２との間
には２つのSiO2層１６，１８と２つのシリンコ
ン・リツチ酸化層２０，２２とからなる４層構造
が挟み込まれている。尚、シリコン・リツチ酸化
物については周知であり、1981年のジヤーナル・
オブ・アプライド・フイジツクス、52、4825の
“シリコン・リツチSiO2注入体と浮遊多結晶シリ
コン記憶層を用いた電気的に変更可能な読み取り
専用メモリ（Electrically−Alterable Read−
Only−Memory Using Si−Rich SiO2
Injectors and ａ Floating Polycristalline
Silicon Storage Layer）”と題するデイマリア
（Di Maria）らの論文を参照されたい。この発明
によれば、層１６，１８，２０及び２２の厚さは
８０乃至300オングストロームの範囲にある。尚、
デバイスを特定の用途に最適化させるために、各
層１６，１８，２０及び２２の厚さは製造パラメ
ータの関数として変化させてもよい。
式的な断面図である。この構造は、２つの電極間
に挟まれた４つの層からなる。第１図において基
底層１０はシリコン基板である。また上層の電極
１２はドープされた多結晶シリコンまたはアルミ
ニムのような金属導電層であり、金属線１４が図
式的に示されている。基板１０と電極１２との間
には２つのSiO2層１６，１８と２つのシリンコ
ン・リツチ酸化層２０，２２とからなる４層構造
が挟み込まれている。尚、シリコン・リツチ酸化
物については周知であり、1981年のジヤーナル・
オブ・アプライド・フイジツクス、52、4825の
“シリコン・リツチSiO2注入体と浮遊多結晶シリ
コン記憶層を用いた電気的に変更可能な読み取り
専用メモリ（Electrically−Alterable Read−
Only−Memory Using Si−Rich SiO2
Injectors and ａ Floating Polycristalline
Silicon Storage Layer）”と題するデイマリア
（Di Maria）らの論文を参照されたい。この発明
によれば、層１６，１８，２０及び２２の厚さは
８０乃至300オングストロームの範囲にある。尚、
デバイスを特定の用途に最適化させるために、各
層１６，１８，２０及び２２の厚さは製造パラメ
ータの関数として変化させてもよい。
さて、上方のシリコン・リツチ層２０は強化さ
れたフアウラー・ノルドハイム（Fowler−
Nordheim）注入体として働く。これについて
は、英国ロンドンの王立協会会報（Proceedings
Royal Society）119、173（1928）の“強電界に
おける電子放出（Electron Emission in Intense
Electric Fields）”と題する論文を参照されたい。
強化されたフアウラー・ノルドハイム注入によ
り、SiO2中に余剰のSiが存在するために、より
弱い電界の印加によつて注入が行なわれることに
なる。中央のシリコン・リツチ層２２はSiO2層
１６及び１８間に挟まれている。このシリコン・
リツチ層２２も注入体として働くが、重要なのは
その層２２が正または負のチヤージを記憶する能
力をもつということである。この現象は、第１図
に示すように、酸化マトリクス中のSi粒子が深い
トラツプとして働くときに発生する。第１図の構
造によれば、２つのチヤージ記憶動作が存在する
ことが理解されるのであり、すなわち正の状態へ
の蓄電と、ほぼ中立的な状態への放電とである。
これらの２つのチヤージ記憶動作は次のようにし
て行なわれる。
れたフアウラー・ノルドハイム（Fowler−
Nordheim）注入体として働く。これについて
は、英国ロンドンの王立協会会報（Proceedings
Royal Society）119、173（1928）の“強電界に
おける電子放出（Electron Emission in Intense
Electric Fields）”と題する論文を参照されたい。
強化されたフアウラー・ノルドハイム注入によ
り、SiO2中に余剰のSiが存在するために、より
弱い電界の印加によつて注入が行なわれることに
なる。中央のシリコン・リツチ層２２はSiO2層
１６及び１８間に挟まれている。このシリコン・
リツチ層２２も注入体として働くが、重要なのは
その層２２が正または負のチヤージを記憶する能
力をもつということである。この現象は、第１図
に示すように、酸化マトリクス中のSi粒子が深い
トラツプとして働くときに発生する。第１図の構
造によれば、２つのチヤージ記憶動作が存在する
ことが理解されるのであり、すなわち正の状態へ
の蓄電と、ほぼ中立的な状態への放電とである。
これらの２つのチヤージ記憶動作は次のようにし
て行なわれる。
(a) 正の状態への蓄電
この場合は、正の電圧が上方の電極１２に加
えられる。すると、フアウラー・ノルドハイム
のトンネル動作によつてシリコン・リツチ層２
０から電子が移動する。このとき、層１０と層
１８間に存在するSi−SiO2の平らな界面は低
い注入効率をもたらし、それゆえこの電界では
基底１０から電子が注入されることはない。そ
うして、外部電圧がとり除かれたとき、中間の
シリコン・リツチ層２２が正にチヤージされて
いる。
えられる。すると、フアウラー・ノルドハイム
のトンネル動作によつてシリコン・リツチ層２
０から電子が移動する。このとき、層１０と層
１８間に存在するSi−SiO2の平らな界面は低
い注入効率をもたらし、それゆえこの電界では
基底１０から電子が注入されることはない。そ
うして、外部電圧がとり除かれたとき、中間の
シリコン・リツチ層２２が正にチヤージされて
いる。
(b) ほぼ中立な状態への放電
この場合は、正の電圧が基底の電極１０に加
えられる。すると、上方の電極１２から中間の
シリコン・リツチ層２２に電子が注入され、こ
れはほぼ中立的な状態が達成されるまで続く。
こうして、下方のSiO2層１８における電界が
上方のSiO2層２２と同じ程度に強くなり、こ
れにより中間のシリコン・リツチ層２２がSi基
板１０に電子を注入し始める。この結果、中間
のシリコン・リツチ層２２ではほぼ中立的な状
態が達成される。ほぼ中立的な状態に放電する
ためのこの技術を変更して、基底電極１０上に
正の電圧を、上方の電極１２における負の電極
に置き換える事もできる。
えられる。すると、上方の電極１２から中間の
シリコン・リツチ層２２に電子が注入され、こ
れはほぼ中立的な状態が達成されるまで続く。
こうして、下方のSiO2層１８における電界が
上方のSiO2層２２と同じ程度に強くなり、こ
れにより中間のシリコン・リツチ層２２がSi基
板１０に電子を注入し始める。この結果、中間
のシリコン・リツチ層２２ではほぼ中立的な状
態が達成される。ほぼ中立的な状態に放電する
ためのこの技術を変更して、基底電極１０上に
正の電圧を、上方の電極１２における負の電極
に置き換える事もできる。
このように、これら２つのチヤージ記憶動作に
おいては、上方のシリコン・リツチ層２０がフア
ウラー・ノルドハイム注入体として働き、中間の
シリコン・リツチ層２２は注入体として働きつつ
も、正または負のチヤージを記憶することが見て
とれよう。この基本的な構造はメモリセルの一部
として利用することができる。
おいては、上方のシリコン・リツチ層２０がフア
ウラー・ノルドハイム注入体として働き、中間の
シリコン・リツチ層２２は注入体として働きつつ
も、正または負のチヤージを記憶することが見て
とれよう。この基本的な構造はメモリセルの一部
として利用することができる。
第２図は、電気的に消去プログラム可能な読み
取り専用メモリ（EEPROM）の一部として第１
図の構造を利用した構造の断面図を示すものであ
る。周知のようにEEPROMメモリは３ゲート構
造であり、このことは例えば、1983IEEE固体回
路会議（Solid State Circuits Conference）、技
術論文要約集（Digest of Technical Papers）、
pp.164〜165のランカスター（Lancaster）らによ
る“内部プログラム／消去機能をもつ5V−のみ
のEEPROM（A5−Ｖ−Only EEPROM with
Internal Programs／Erase Control）”と題する
論文に記載されている。そのようなメモリセル
は、典型的には金属−Si3N4−SiO2−Siゲートを
使用するものである。これらの構造（米国ニユー
ヨーク、ジヨン・ワイリー（John Wiley）、1981
刊の“半導体デバイスの物理（Physics of
Semiconductor Devices）”のpp.496〜506を参照
されたい）は本発明のチヤージ記憶構造に置き換
えられる。第２図に示されるように、EEPROM
構造は、SiO2層１６，１８及びシリコン・リツ
チ層２０，２２とからなる第１図のチヤージ記憶
構造を利用している。そして、電極１４を接続し
た、ドープされた多結晶シリコン層１２がゲート
を形成する。EEPROM構造は、典型的にはｎ型
シリコンからなる第１の層と、第１の層上に付着
され第１の層とは逆の導電タイプをもつシリコン
からなる第２の層とで形成されたシリコン基板上
に構成される。第２図においては、周知の半導体
技術を用いて、ソース領域２４とドレイン領域２
６とが層１０″中に形成される。また、ソース領
域２４とドレイン領域２６とに接続をはかるため
に、適当な電極２８及び３０が使用される。尚、
このFET構造の残りの部分は、熱酸化SiO2層３
４のような絶縁層の上面に多結晶シリコン３２を
付着することにより仕上げしておくことが望まし
い。また、ゲートとソースとドレインのそれぞれ
の領域に接触をはかるために適当な導線３６及び
３８が使用される。もし、この構造が単結晶シリ
コン上に構成されているなら、第１の層１８は周
知の酸化技術により形成される。また、残りの３
つの層は、CVD法を用いて形成される。
取り専用メモリ（EEPROM）の一部として第１
図の構造を利用した構造の断面図を示すものであ
る。周知のようにEEPROMメモリは３ゲート構
造であり、このことは例えば、1983IEEE固体回
路会議（Solid State Circuits Conference）、技
術論文要約集（Digest of Technical Papers）、
pp.164〜165のランカスター（Lancaster）らによ
る“内部プログラム／消去機能をもつ5V−のみ
のEEPROM（A5−Ｖ−Only EEPROM with
Internal Programs／Erase Control）”と題する
論文に記載されている。そのようなメモリセル
は、典型的には金属−Si3N4−SiO2−Siゲートを
使用するものである。これらの構造（米国ニユー
ヨーク、ジヨン・ワイリー（John Wiley）、1981
刊の“半導体デバイスの物理（Physics of
Semiconductor Devices）”のpp.496〜506を参照
されたい）は本発明のチヤージ記憶構造に置き換
えられる。第２図に示されるように、EEPROM
構造は、SiO2層１６，１８及びシリコン・リツ
チ層２０，２２とからなる第１図のチヤージ記憶
構造を利用している。そして、電極１４を接続し
た、ドープされた多結晶シリコン層１２がゲート
を形成する。EEPROM構造は、典型的にはｎ型
シリコンからなる第１の層と、第１の層上に付着
され第１の層とは逆の導電タイプをもつシリコン
からなる第２の層とで形成されたシリコン基板上
に構成される。第２図においては、周知の半導体
技術を用いて、ソース領域２４とドレイン領域２
６とが層１０″中に形成される。また、ソース領
域２４とドレイン領域２６とに接続をはかるため
に、適当な電極２８及び３０が使用される。尚、
このFET構造の残りの部分は、熱酸化SiO2層３
４のような絶縁層の上面に多結晶シリコン３２を
付着することにより仕上げしておくことが望まし
い。また、ゲートとソースとドレインのそれぞれ
の領域に接触をはかるために適当な導線３６及び
３８が使用される。もし、この構造が単結晶シリ
コン上に構成されているなら、第１の層１８は周
知の酸化技術により形成される。また、残りの３
つの層は、CVD法を用いて形成される。
そして、消去とプログラミングと読み取りとは
周知のMNOSセルに対応する方法で行なわれる。
第２図の構造は、消去状態においては記憶層にチ
ヤージをもたない。記憶用ゲートの下方のSi層１
０″は空乏状態にある。また、記憶層２２に正の
電荷をもつプログラム状態では、Si層１０″は反
転状態（すなわち、ゲートがゼロボルト）にあ
る。
周知のMNOSセルに対応する方法で行なわれる。
第２図の構造は、消去状態においては記憶層にチ
ヤージをもたない。記憶用ゲートの下方のSi層１
０″は空乏状態にある。また、記憶層２２に正の
電荷をもつプログラム状態では、Si層１０″は反
転状態（すなわち、ゲートがゼロボルト）にあ
る。
第２図のEEPROM構造は、従来のMNOSデバ
イスよりもより高い制御可能性を発揮する。
イスよりもより高い制御可能性を発揮する。
このチヤージ記憶構造の注入効率はシリコン・
リツチ酸化層２０及び２２中のSiの内容量によつ
て調節することができる。また、記憶層２２中の
トラツピングの量は、その層２２の厚さおよびSi
の内容量によつて調節することができる。
リツチ酸化層２０及び２２中のSiの内容量によつ
て調節することができる。また、記憶層２２中の
トラツピングの量は、その層２２の厚さおよびSi
の内容量によつて調節することができる。
この発明は、従来の浮遊ゲート構造で必要とさ
れていた超薄膜絶縁層を必要としないという点に
おいて、その従来のゲート構造よりも有利であ
る。さらに、浮遊ゲート構造において共通の課題
であつた、チヤージの保持の関数としてデバイス
のスイツチング速度を最適化させる、という問題
も、この発明における中間のシリコン・リツチ層
のチヤージ保持能力によつて解決される。
れていた超薄膜絶縁層を必要としないという点に
おいて、その従来のゲート構造よりも有利であ
る。さらに、浮遊ゲート構造において共通の課題
であつた、チヤージの保持の関数としてデバイス
のスイツチング速度を最適化させる、という問題
も、この発明における中間のシリコン・リツチ層
のチヤージ保持能力によつて解決される。
第２図の構造の製造は、２重電子注入体構造用
に周知の方法を用いてCVD法により行うことが
できる。上述のデイマリアらの論文には、単一の
SiO2層によつて隔てられた２つのシリコン・リ
ツチ酸化層からなるシリコン・サンドイツチ構造
と、電極とからなる２重電子注入体構造について
記載されている。その３層構造の製造技術は、こ
の発明に係る４層構造の製造にも適用可能であ
る。この場合、単一の工程の適当な時点でガス混
合物の組成を変更することにより、その単一の工
程内で４層構造を製造することができるので、製
造効率を高めることができる。
に周知の方法を用いてCVD法により行うことが
できる。上述のデイマリアらの論文には、単一の
SiO2層によつて隔てられた２つのシリコン・リ
ツチ酸化層からなるシリコン・サンドイツチ構造
と、電極とからなる２重電子注入体構造について
記載されている。その３層構造の製造技術は、こ
の発明に係る４層構造の製造にも適用可能であ
る。この場合、単一の工程の適当な時点でガス混
合物の組成を変更することにより、その単一の工
程内で４層構造を製造することができるので、製
造効率を高めることができる。
尚、この発明の構造がEEPROM以外の不揮発
性メモリにも適用可能であることを理解された
い。
性メモリにも適用可能であることを理解された
い。
［発明の効果］
以上のように、この発明によれば、チヤージ記
憶構造において、２つのSiO2層と２つのシンコ
ン・リツチ酸化層とを交互に形成して４層構造と
することによりチヤージ保持能力が高められると
いう効果が得られる。
憶構造において、２つのSiO2層と２つのシンコ
ン・リツチ酸化層とを交互に形成して４層構造と
することによりチヤージ保持能力が高められると
いう効果が得られる。
第１図は、本発明に係るチヤージ記憶構造の図
式的な断面図、第２図は、第１図のチヤージ記憶
構造を適用したEEPROMの図式的な断面図であ
る。 １０……シリコン基板、１２……電極、１６，
１８……SiO2（２酸化シリコン）層、２０，２２
……シリコン・リツチ層。
式的な断面図、第２図は、第１図のチヤージ記憶
構造を適用したEEPROMの図式的な断面図であ
る。 １０……シリコン基板、１２……電極、１６，
１８……SiO2（２酸化シリコン）層、２０，２２
……シリコン・リツチ層。
Claims (1)
- 【特許請求の範囲】 １ (a) シリコン基板と、 (b) 上記シリコン基板上に形成した第１の２酸化
シリコン層と、 (c) 上記第１の２酸化シリコン層上に形成した第
１のシリコン・リツチ層と、 (d) 上記第１のシリコン・リツチ層上に形成した
第２の２酸化シリコン層と、 (e) 上記第２の２酸化シリコン層上に形成した第
２のシリコン・リツチ層と、 (f) 上記第２のシリコン・リツチ層上に形成した
導電層、 とを有するメモリのチヤージ記憶構造。 ２ 上記導電層がドープされた多結晶シリコンで
ある特許請求の範囲第１項に記載のチヤージ記憶
構造。 ３ 上記導電層がアルミニウムである特許請求の
範囲第１項に記載のチヤージ記憶構造。 ４ 上記第１及び第２の２酸化シリコン層と上記
第１及び第２のシリコン・リツチ層の厚さがそれ
ぞれ80乃至300オングストロームの範囲にある特
許請求の範囲第１項に記載のチヤージ記憶構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62443284A | 1984-06-25 | 1984-06-25 | |
| US624432 | 1984-06-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6113671A JPS6113671A (ja) | 1986-01-21 |
| JPS6364061B2 true JPS6364061B2 (ja) | 1988-12-09 |
Family
ID=24502005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015640A Granted JPS6113671A (ja) | 1984-06-25 | 1985-01-31 | メモリのチヤ−ジ記憶構造 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0166208B1 (ja) |
| JP (1) | JPS6113671A (ja) |
| DE (1) | DE3576884D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0343673U (ja) * | 1989-09-07 | 1991-04-24 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4870470A (en) * | 1987-10-16 | 1989-09-26 | International Business Machines Corporation | Non-volatile memory cell having Si rich silicon nitride charge trapping layer |
| JPH07258601A (ja) * | 1994-03-23 | 1995-10-09 | Fujikura Kasei Co Ltd | ポリウレタン樹脂塗料組成物 |
| GB2364823A (en) | 2000-07-12 | 2002-02-06 | Seiko Epson Corp | TFT memory device having gate insulator with charge-trapping granules |
| TW480715B (en) * | 2001-03-06 | 2002-03-21 | Macronix Int Co Ltd | Nonvolatile memory structure capable of increasing gate coupling-coefficient |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS497870B1 (ja) * | 1969-06-06 | 1974-02-22 | ||
| DE3067881D1 (en) * | 1980-02-25 | 1984-06-20 | Ibm | Dual electron injector structures |
| US4334292A (en) * | 1980-05-27 | 1982-06-08 | International Business Machines Corp. | Low voltage electrically erasable programmable read only memory |
| US4535349A (en) * | 1981-12-31 | 1985-08-13 | International Business Machines Corporation | Non-volatile memory cell using a crystalline storage element with capacitively coupled sensing |
| CA1204862A (en) * | 1982-09-30 | 1986-05-20 | Ning Hsieh | Programmable read only memory |
-
1985
- 1985-01-31 JP JP60015640A patent/JPS6113671A/ja active Granted
- 1985-05-23 EP EP85106320A patent/EP0166208B1/en not_active Expired
- 1985-05-23 DE DE8585106320T patent/DE3576884D1/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0343673U (ja) * | 1989-09-07 | 1991-04-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3576884D1 (de) | 1990-05-03 |
| EP0166208B1 (en) | 1990-03-28 |
| EP0166208A3 (en) | 1987-08-19 |
| EP0166208A2 (en) | 1986-01-02 |
| JPS6113671A (ja) | 1986-01-21 |
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