JPS6113671A - メモリのチヤ−ジ記憶構造 - Google Patents
メモリのチヤ−ジ記憶構造Info
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- JPS6113671A JPS6113671A JP60015640A JP1564085A JPS6113671A JP S6113671 A JPS6113671 A JP S6113671A JP 60015640 A JP60015640 A JP 60015640A JP 1564085 A JP1564085 A JP 1564085A JP S6113671 A JPS6113671 A JP S6113671A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
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- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/682—Floating-gate IGFETs having only two programming levels programmed by injection of carriers through a conductive insulator, e.g. Poole-Frankel conduction
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野］
この発明は、メモリデバイスに関するものであり、特に
シリコンを過剰に含む層に関する技術を用いて構成した
チャージ記憶構造に関するものである。
シリコンを過剰に含む層に関する技術を用いて構成した
チャージ記憶構造に関するものである。
［開示の概要］
この発明で開示されるのは、シリコンを過剰に含む（シ
リコン・リッチ）２酸化シリコン層と、２酸化シリコン
層とを交互に形成した、２つの電極間に挟まれる４層の
チャージ記憶構造である。
リコン・リッチ）２酸化シリコン層と、２酸化シリコン
層とを交互に形成した、２つの電極間に挟まれる４層の
チャージ記憶構造である。
上方と中央のシリコン・リッチ層は強化されたファウラ
ー・ノルドハイム（Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ）
の注入体として働き、またシリコン粒子が深いトラップ
として働くので、中央のシリコン・リッチ層もまたチャ
ージを蓄える。このチャージ記憶構造は不揮発性メモリ
に適用可能である。
ー・ノルドハイム（Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ）
の注入体として働き、またシリコン粒子が深いトラップ
として働くので、中央のシリコン・リッチ層もまたチャ
ージを蓄える。このチャージ記憶構造は不揮発性メモリ
に適用可能である。
［従来技術］
従来、浮遊ゲートをもつ記憶用ＦＥＴデバイスが知られ
ており、そのデバイスには、通常はＳｉである導電体が
絶縁層中に埋め込まれている。そのようなメモリ素子は
情報を記憶し、情報の変更と消去を可能とする。浮遊ゲ
ートをもつデバイスにはチャージ注入を強化するための
導電体としてのＳｉを過剰に含む層（シリコン・リッチ
層）を採用したものがあるが、そのようなデバイスは、
シリコン・リッチ層に隣接して導電層が存在しているた
めにシリコン・リッチ層に離散的なチャージを蓄えるこ
とができない。
ており、そのデバイスには、通常はＳｉである導電体が
絶縁層中に埋め込まれている。そのようなメモリ素子は
情報を記憶し、情報の変更と消去を可能とする。浮遊ゲ
ートをもつデバイスにはチャージ注入を強化するための
導電体としてのＳｉを過剰に含む層（シリコン・リッチ
層）を採用したものがあるが、そのようなデバイスは、
シリコン・リッチ層に隣接して導電層が存在しているた
めにシリコン・リッチ層に離散的なチャージを蓄えるこ
とができない。
そのようなメモリ素子用のＦＥＴ構造は典型的には米国
特許第３６４．９８８９号に開示されており、それにお
いてはゲート構造をもつ電界効果トランジスタが利用さ
れている。そのゲート構造は、過剰なＳｉを含むＳ ｉ
０２層と、そのＳ ｉ Ｏ，層の中のキャリア荷電を
トラップするための適当な厚さの２枚の絶縁層とからな
るサンドインチ構造を有している。この３重層は、ゲー
ト電極と基板の間に配置されている。このデバイスでは
シリコン・リッチ層の底部上に３０〜４０オングストロ
ームの薄い絶縁層が必要であり、それが薄くなければト
ンネル効果が起こらない。しかし、逆にこの絶縁層の薄
さゆえにチャージが漏れるという問題が生じる。
特許第３６４．９８８９号に開示されており、それにお
いてはゲート構造をもつ電界効果トランジスタが利用さ
れている。そのゲート構造は、過剰なＳｉを含むＳ ｉ
０２層と、そのＳ ｉ Ｏ，層の中のキャリア荷電を
トラップするための適当な厚さの２枚の絶縁層とからな
るサンドインチ構造を有している。この３重層は、ゲー
ト電極と基板の間に配置されている。このデバイスでは
シリコン・リッチ層の底部上に３０〜４０オングストロ
ームの薄い絶縁層が必要であり、それが薄くなければト
ンネル効果が起こらない。しかし、逆にこの絶縁層の薄
さゆえにチャージが漏れるという問題が生じる。
電気的に変更可能な浮遊ゲー１−をもつメモリデバイス
の別の例は米国特許第４２５３１０６号に示されている
。これにおいては、制御ゲートと浮遊ゲートの間にシリ
コン・リッチ酸化層が配置されている。
の別の例は米国特許第４２５３１０６号に示されている
。これにおいては、制御ゲートと浮遊ゲートの間にシリ
コン・リッチ酸化層が配置されている。
導電体を埋め込んでなる従来の浮遊ゲートシステムにお
ける困難は、欠陥が存在するときのチャージの漏洩であ
る。すなわち、導電体が−っの内容物であると考えられ
るので、チャージは漏れてゆく傾向にあり、最後には完
全に放電して記憶さ−３−′ れた情報が失われてしまうことになる。そこで、次にプ
ログラムされるまでチャージが失われることなく長い期
間情報を保持すべくプログラムされたメモリ・デバイス
が望ましいことはもちろんである。
ける困難は、欠陥が存在するときのチャージの漏洩であ
る。すなわち、導電体が−っの内容物であると考えられ
るので、チャージは漏れてゆく傾向にあり、最後には完
全に放電して記憶さ−３−′ れた情報が失われてしまうことになる。そこで、次にプ
ログラムされるまでチャージが失われることなく長い期
間情報を保持すべくプログラムされたメモリ・デバイス
が望ましいことはもちろんである。
そのような電気的に消去可能な読み取り専用メモリ（Ｅ
ＥＰＲＯＭ）の別の欠点は、浮遊ゲートが存在するため
相当広いチップの面積を占める必要があることである。
ＥＰＲＯＭ）の別の欠点は、浮遊ゲートが存在するため
相当広いチップの面積を占める必要があることである。
［発明が解決しようとする問題点］
この発明の目的は、チャージの漏洩を最小限に抑えて、
チャージの長い保持時間を有するチャージ記憶構造を提
供することにある。
チャージの長い保持時間を有するチャージ記憶構造を提
供することにある。
この発明の別の目的は、チップ上の占有面積の小さいチ
ャージ記憶構造を提供することにある。
ャージ記憶構造を提供することにある。
［問題点を解決するための手段］
浮遊ゲートメモリ構造のかわりに、チャージ保持構造と
してのトラップ構造を採用した点において本発明は従来
技術とは異なる。この発明によれば、もし欠陥が存在し
ても局所的に影響を受けたトラップのみがチャージを放
出するにすぎないので、チャージ漏洩の問題が解消され
る。この発明により採用されたチャージ記憶構造は高い
電界では効果的に絶縁体となり低い電界では導電体とな
るＳｉを過剰に含んだ（シリコン・リッチ） ５ｉｎ２
をデバイスのプログラム用に使用している。しかしなが
ら、この発明中に用いられているシリコン・リッチＳｉ
Ｏ２はチャージを蓄えるためのトラップとしても働く。
してのトラップ構造を採用した点において本発明は従来
技術とは異なる。この発明によれば、もし欠陥が存在し
ても局所的に影響を受けたトラップのみがチャージを放
出するにすぎないので、チャージ漏洩の問題が解消され
る。この発明により採用されたチャージ記憶構造は高い
電界では効果的に絶縁体となり低い電界では導電体とな
るＳｉを過剰に含んだ（シリコン・リッチ） ５ｉｎ２
をデバイスのプログラム用に使用している。しかしなが
ら、この発明中に用いられているシリコン・リッチＳｉ
Ｏ２はチャージを蓄えるためのトラップとしても働く。
本発明によれば、従来のＭＮＯＳデバイスと従来の浮遊
ゲートデバイスの中間に位置づけられるような新しいタ
イプのチャージ記憶構造が定義される。本発明のチャー
ジ記憶構造は２個の電極の間に挟まれた４つの層からな
る。下方の電極はシリコン基板である。また、上方の電
極はドープされた多結晶シリコンまたはアルミニウムの
ような金属である。そして、交互に配置された酸化層と
シリコン・リッチ酸化層とが４つの層構造を規定する。
ゲートデバイスの中間に位置づけられるような新しいタ
イプのチャージ記憶構造が定義される。本発明のチャー
ジ記憶構造は２個の電極の間に挟まれた４つの層からな
る。下方の電極はシリコン基板である。また、上方の電
極はドープされた多結晶シリコンまたはアルミニウムの
ような金属である。そして、交互に配置された酸化層と
シリコン・リッチ酸化層とが４つの層構造を規定する。
この発明によれば、上方のシリコン・リッチ層が強化さ
れたファウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｊｍ）注入体として働く。また、２つの酸化層の
間に挟まれた第２のシリコン・リッチ層が、デバイスプ
ログラム用の高電界において注入体として働く。ここで
注目すべきなのは第２のシリコン・リッチ層の酸化マト
リクスにおけるシリコンが深い電子トラップとして働く
ので、第２のシリコン・リッチ層が正または負の電荷を
記憶する能力をもつ、ということである。また、通常の
デバイス動作条件でのチャージの漏洩を防止するべく、
２つの酸化膜が絶縁層として働く。
れたファウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｊｍ）注入体として働く。また、２つの酸化層の
間に挟まれた第２のシリコン・リッチ層が、デバイスプ
ログラム用の高電界において注入体として働く。ここで
注目すべきなのは第２のシリコン・リッチ層の酸化マト
リクスにおけるシリコンが深い電子トラップとして働く
ので、第２のシリコン・リッチ層が正または負の電荷を
記憶する能力をもつ、ということである。また、通常の
デバイス動作条件でのチャージの漏洩を防止するべく、
２つの酸化膜が絶縁層として働く。
後で説明するように、この新規なチャージ記憶構造は、
ＭＮＯＳデバイスに類似する動作ステップをもつプロゲ
ラｌＮ可能なデバイスの回路に使用可能である。尚、Ｍ
ＮＯＳとは（Ｍｅｔａｌ ＮｊｔｒＭｅＯｘｉｄｅ ５
ｉｌｉｃｏｎ：金属窒化酸化シリコン）の略称である。
ＭＮＯＳデバイスに類似する動作ステップをもつプロゲ
ラｌＮ可能なデバイスの回路に使用可能である。尚、Ｍ
ＮＯＳとは（Ｍｅｔａｌ ＮｊｔｒＭｅＯｘｉｄｅ ５
ｉｌｉｃｏｎ：金属窒化酸化シリコン）の略称である。
本発明にＪ：れば、ＭＮＯＳゲートが本発明に基づく記
憶構造で置き換えられる。しかし、プログラムや読み取
りや消去のステップはＮＭＯＳセルに関連する技術に対
応する方法で行なわれる。
憶構造で置き換えられる。しかし、プログラムや読み取
りや消去のステップはＮＭＯＳセルに関連する技術に対
応する方法で行なわれる。
［実施例］
第１図は、本発明に係るチャージ記憶構造の図式的な断
面図である。この構造は、２つの電極間に挟まれた４つ
の層からなる。第１図において基底層１０はシリコン基
板である。また上層の電極１２はドープされた多結晶シ
リコンまたはアルミニウムのような金属導電層であり、
金属線１４が図式的に示されている。基板１０と電極１
２との間には２つのＳ ｉ ０２層１６．１８と２つの
シリコン・リッチ酸化層２ｏ、２２とからなる４層構造
が挟み込まれている。尚、シリコン・リッチ酸化物につ
いては周知であり、１９８１年のジャーナル・オブ・ア
プライド・フィジックス、５２．４８２５の“シリコン
・リッチ５ｊｏ２注人体と浮遊多結晶シリコン記憶層を
用いた電気的に変更可能な読み取り専用メモリ（Ｅｌｅ
ｃｔｒｊ、ｃａｌ、１ｙ−＾ＩＬｅｒａｂｌｅ Ｒｅａ
ｄ−Ｏｎｌｙ−Ｍｅｍｏｒｙ Ｕｓｉｎｇ ５ｉ−Ｒｉ
ｃｈＳｉｎ２Ｔｎ、１ｅｃｔｏｒｓ ａｎｄ ａ Ｆｌ
ｏａｔｊｎｇＰｏｌｙｃｒｊｓｔａｌｌｉｎｅ ５ｊｌ
ｊｃｏｎ Ｓｔｏｒａｇｅ Ｌａｙｅｒ）”と題するデ
ィマリア（Ｄｉ−Ｍａｒｉａ）らの論文を参照されたい
。この発明によれば、層１６．１８．２０及び２２の厚
さは８０乃至３００オングストロームの範囲にある。尚
、デバイスを特定の用途に最適化させるために、各層１
６．１８．２０及び２２の厚さは製造パラメータの関数
として変化させてもよい。
面図である。この構造は、２つの電極間に挟まれた４つ
の層からなる。第１図において基底層１０はシリコン基
板である。また上層の電極１２はドープされた多結晶シ
リコンまたはアルミニウムのような金属導電層であり、
金属線１４が図式的に示されている。基板１０と電極１
２との間には２つのＳ ｉ ０２層１６．１８と２つの
シリコン・リッチ酸化層２ｏ、２２とからなる４層構造
が挟み込まれている。尚、シリコン・リッチ酸化物につ
いては周知であり、１９８１年のジャーナル・オブ・ア
プライド・フィジックス、５２．４８２５の“シリコン
・リッチ５ｊｏ２注人体と浮遊多結晶シリコン記憶層を
用いた電気的に変更可能な読み取り専用メモリ（Ｅｌｅ
ｃｔｒｊ、ｃａｌ、１ｙ−＾ＩＬｅｒａｂｌｅ Ｒｅａ
ｄ−Ｏｎｌｙ−Ｍｅｍｏｒｙ Ｕｓｉｎｇ ５ｉ−Ｒｉ
ｃｈＳｉｎ２Ｔｎ、１ｅｃｔｏｒｓ ａｎｄ ａ Ｆｌ
ｏａｔｊｎｇＰｏｌｙｃｒｊｓｔａｌｌｉｎｅ ５ｊｌ
ｊｃｏｎ Ｓｔｏｒａｇｅ Ｌａｙｅｒ）”と題するデ
ィマリア（Ｄｉ−Ｍａｒｉａ）らの論文を参照されたい
。この発明によれば、層１６．１８．２０及び２２の厚
さは８０乃至３００オングストロームの範囲にある。尚
、デバイスを特定の用途に最適化させるために、各層１
６．１８．２０及び２２の厚さは製造パラメータの関数
として変化させてもよい。
さて、上方のシリコン・リッチ層２０は強化されたファ
ウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｊ
ｍ ）注入体として働く。これについては、英国ロンド
ンの王立協会会報（ＰｒｏｃｅｅｄｉｎｇｓＲｏｙａｌ
５ｏｃｊｅｔｙ） １１９．１７３ （１９２８）の
“強電界における電子放出（Ｅｌｅｃｔｒｏｎ Ｅ＋＋
＋ｊｓｓｊｏｎｉｎ Ｉｎｔｅｎｓｅ ＦＩｅｃｔｒｊ
ｃ Ｆｉｅｌｄｓ）″と題する論文を参照されたい。強
化されたファウラー・ノルドハイム注入により、５ｊＯ
２中に余剰のＳｉが存在するために、より弱い電界の印
加によって注入が行なわれることになる。中央のシリコ
ン・リッチ層２２はＳｉｎ、層１６及び１８・間に挟ま
れている。
ウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｊ
ｍ ）注入体として働く。これについては、英国ロンド
ンの王立協会会報（ＰｒｏｃｅｅｄｉｎｇｓＲｏｙａｌ
５ｏｃｊｅｔｙ） １１９．１７３ （１９２８）の
“強電界における電子放出（Ｅｌｅｃｔｒｏｎ Ｅ＋＋
＋ｊｓｓｊｏｎｉｎ Ｉｎｔｅｎｓｅ ＦＩｅｃｔｒｊ
ｃ Ｆｉｅｌｄｓ）″と題する論文を参照されたい。強
化されたファウラー・ノルドハイム注入により、５ｊＯ
２中に余剰のＳｉが存在するために、より弱い電界の印
加によって注入が行なわれることになる。中央のシリコ
ン・リッチ層２２はＳｉｎ、層１６及び１８・間に挟ま
れている。
このシリコン・リッチ層２２も注入体として働くが、重
要なのはその層２２が正または負のチャージを記憶する
能力をもっということである。この現象は、第１図に示
すように、酸化マトリクス中の８１粒子が深いトラップ
として働くときに発生する。第１図の構造によれば、２
つのチャージ記憶動作が存在することが理解されるので
あり、すなわち正の状態への蓄電と、はぼ中立的な状態
への放電とである。これらの２つのチャージ記憶動作は
次のようにして行なわれる。
要なのはその層２２が正または負のチャージを記憶する
能力をもっということである。この現象は、第１図に示
すように、酸化マトリクス中の８１粒子が深いトラップ
として働くときに発生する。第１図の構造によれば、２
つのチャージ記憶動作が存在することが理解されるので
あり、すなわち正の状態への蓄電と、はぼ中立的な状態
への放電とである。これらの２つのチャージ記憶動作は
次のようにして行なわれる。
（ａ）正の状態への蓄電
この場合は、正の電圧が上方の電極１２に加えられる。
すると、ファウラー・ノルドハイムのトンネル動作によ
ってシリコン・リッチ層２０から電子が移動する。この
とき、層１ｏと層１８間に存在するＳ ｉ −Ｓ ｉ、
Ｏ□の平らな界面は低い注入効率をもたらし、それゆ
えこの電界では基底１０から電子が注入されることはな
い。そうして、外部電圧がとり除かれたとき、中間のシ
リコン・リッチ層２２が正にチャージされている。
ってシリコン・リッチ層２０から電子が移動する。この
とき、層１ｏと層１８間に存在するＳ ｉ −Ｓ ｉ、
Ｏ□の平らな界面は低い注入効率をもたらし、それゆ
えこの電界では基底１０から電子が注入されることはな
い。そうして、外部電圧がとり除かれたとき、中間のシ
リコン・リッチ層２２が正にチャージされている。
（ｂ）はぼ中立な状態への放電
この場合は、正の電圧が基底の電極１０に加えられる。
すると、」１方の電極１２から中間のシリコン・リッチ
層２２に電子が注入され、これはほぼ中立的な状態が達
成されるまで続く。こうして、下方の８１０２層１８に
おける電界が上方のＳｉＯ□層２２上２２程度に強くな
り、これにより中間のシリコン・リッチ層２２がＳｉ基
板１０に電子を注入し始める。この結果、中間のシリコ
ン・リッチ層２２ではほぼ中立的な状態が達成される。
層２２に電子が注入され、これはほぼ中立的な状態が達
成されるまで続く。こうして、下方の８１０２層１８に
おける電界が上方のＳｉＯ□層２２上２２程度に強くな
り、これにより中間のシリコン・リッチ層２２がＳｉ基
板１０に電子を注入し始める。この結果、中間のシリコ
ン・リッチ層２２ではほぼ中立的な状態が達成される。
はぼ中立的な状態に放電するためのこの技術を変更して
、基底電極１０１：の正の電圧を、上方の電極１２にお
ける負の電極に置き換える事もできる。
、基底電極１０１：の正の電圧を、上方の電極１２にお
ける負の電極に置き換える事もできる。
このように、これら２つのチャージ記憶動作においては
、」１方のシリコン・リッチ層２０がファウラー・ノル
ドハイム注入体として働き、中間のシリコン・リッチ層
２２は注入体として働きつつも、正または負のチャージ
を記憶することが見てとれよう。この基本的な構造はメ
モリセルの一部として利用することができる。
、」１方のシリコン・リッチ層２０がファウラー・ノル
ドハイム注入体として働き、中間のシリコン・リッチ層
２２は注入体として働きつつも、正または負のチャージ
を記憶することが見てとれよう。この基本的な構造はメ
モリセルの一部として利用することができる。
第２図は、電気的に消去プログラム可能な読み取り専用
メモリ（Ｅ Ｅ Ｐ ＲＯＭ）の一部として第１図の構
造を利用した構造の断面図を示すものである。周知のよ
うにＥＥＰＲＯＭメモリは３ゲート構造であり、このこ
とは例えば、１９８３ＩＥＥＥ固体回路会議（Ｓｏｌｊ
ｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃ
ｅ） 、技術論文要約集（Ｄｉｇｅｓｔ ｏｆＴｅｃｈ
ｎｉｃａｌ Ｐａｐｅｒｓ） 、 ｐ ｐ 、 １６４
〜１６５のランカスター（Ｌａｎｃａｓｔｅｒ）らによ
る１′内部プログラム／消去機能をもつ５ｖ−のみのＥ
ＥＰＲＯＭ（Ａ ５− Ｖ −０ｎｌｙ ＥＥＰＲＯＭ
ｗｊｔｈ ＩｎｔｅｒｎａｌＰｒｏｇｒａｍｓ／Ｒｒ
ａｓｅ Ｃｏｎｔｒｏｌ、）”と題する論文に記載され
ている。そのようなメモリセルは、典型的には金属−８
ｉａＮ４−８ｉＯ□−８ｉゲートを使用するものである
。これらの構造（米国ニューヨーク、ジョン・ワイリー
（Ｊｏｈｎ Ｗｉｌｅｙ） 、 １９８１刊の“半導体
デバイスの物理（Ｐｈｙｓｉｃｓ ｏｆＳｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ） ”のｐｐ、４９６〜
５０６を参照されたい）は本発明のチャージ記憶構造に
置き換えられる。第２図に示されるように、ＥＥＰＲＯ
Ｍ構造は、Ｓｉｎ、層１６．１８及びシリコン・リッチ
層２０．２２とからなる第１図のチャージ記憶構造を利
用している。そして、電極１４を接続した、ドープされ
た多結晶シリコン層１２がゲートを形成する。ＥＥＰＲ
ＯＭ構造は、典型的にはｎ型シリコンからなる第１の層
と、第１の層上に付着され第１の層とは逆の導電タイプ
をもつシリコンからなる第２の層とで形成されたシリコ
ン基板上に構成される。第２図においては、周知の半導
体技術を用いて、ソース領域２４とドレイン領域２６と
が層１０＃中に形成される。また、ソース領域２４とド
レイン領域２６とに接続をはかるために、適当な電極２
８及び３０が使用される。尚、このＦＥＴ構造の残りの
部分は、熱酸化５ｉ０２層３４のような絶縁層の」二面
に多結晶シリコン３２を付着することにより仕上げして
おくことが望ましい。また、ゲートとソースとドレイン
のそれぞれの領域に接触をはかるために適当な導線３６
及び３８が使用される。もし、この構造が単結晶シリコ
ン上に構成されているなら、第１の層１８は周知の酸化
技術により形成される。
メモリ（Ｅ Ｅ Ｐ ＲＯＭ）の一部として第１図の構
造を利用した構造の断面図を示すものである。周知のよ
うにＥＥＰＲＯＭメモリは３ゲート構造であり、このこ
とは例えば、１９８３ＩＥＥＥ固体回路会議（Ｓｏｌｊ
ｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃ
ｅ） 、技術論文要約集（Ｄｉｇｅｓｔ ｏｆＴｅｃｈ
ｎｉｃａｌ Ｐａｐｅｒｓ） 、 ｐ ｐ 、 １６４
〜１６５のランカスター（Ｌａｎｃａｓｔｅｒ）らによ
る１′内部プログラム／消去機能をもつ５ｖ−のみのＥ
ＥＰＲＯＭ（Ａ ５− Ｖ −０ｎｌｙ ＥＥＰＲＯＭ
ｗｊｔｈ ＩｎｔｅｒｎａｌＰｒｏｇｒａｍｓ／Ｒｒ
ａｓｅ Ｃｏｎｔｒｏｌ、）”と題する論文に記載され
ている。そのようなメモリセルは、典型的には金属−８
ｉａＮ４−８ｉＯ□−８ｉゲートを使用するものである
。これらの構造（米国ニューヨーク、ジョン・ワイリー
（Ｊｏｈｎ Ｗｉｌｅｙ） 、 １９８１刊の“半導体
デバイスの物理（Ｐｈｙｓｉｃｓ ｏｆＳｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ） ”のｐｐ、４９６〜
５０６を参照されたい）は本発明のチャージ記憶構造に
置き換えられる。第２図に示されるように、ＥＥＰＲＯ
Ｍ構造は、Ｓｉｎ、層１６．１８及びシリコン・リッチ
層２０．２２とからなる第１図のチャージ記憶構造を利
用している。そして、電極１４を接続した、ドープされ
た多結晶シリコン層１２がゲートを形成する。ＥＥＰＲ
ＯＭ構造は、典型的にはｎ型シリコンからなる第１の層
と、第１の層上に付着され第１の層とは逆の導電タイプ
をもつシリコンからなる第２の層とで形成されたシリコ
ン基板上に構成される。第２図においては、周知の半導
体技術を用いて、ソース領域２４とドレイン領域２６と
が層１０＃中に形成される。また、ソース領域２４とド
レイン領域２６とに接続をはかるために、適当な電極２
８及び３０が使用される。尚、このＦＥＴ構造の残りの
部分は、熱酸化５ｉ０２層３４のような絶縁層の」二面
に多結晶シリコン３２を付着することにより仕上げして
おくことが望ましい。また、ゲートとソースとドレイン
のそれぞれの領域に接触をはかるために適当な導線３６
及び３８が使用される。もし、この構造が単結晶シリコ
ン上に構成されているなら、第１の層１８は周知の酸化
技術により形成される。
また、残りの３つの層は、ＣＶＤ法を用いて形成される
。
。
そして、消去とプログラミングと読み取りとは周知のＭ
ＮＯＳセルに対応する方法で行なわれる。
ＮＯＳセルに対応する方法で行なわれる。
第２図の構造は、消去状態においては記憶層にチャージ
をもたない。記憶用ゲートの下方のＳｉ層１０′は空乏
状態にある。また、記憶層２２に正の電荷をもつプログ
ラム状態では、Ｓｉ層１０′は反転状態（すなわち、ゲ
ートがゼロボルト）にある。
をもたない。記憶用ゲートの下方のＳｉ層１０′は空乏
状態にある。また、記憶層２２に正の電荷をもつプログ
ラム状態では、Ｓｉ層１０′は反転状態（すなわち、ゲ
ートがゼロボルト）にある。
第２図（７）ＥＥＰＲＯＭ構造は、従来＋７）ＭＮＯＳ
デバイスよりもより高い制御可能性を発揮する。
デバイスよりもより高い制御可能性を発揮する。
このチャージ記憶構造の注入効率はシリコン・リッチ酸
化層２０及び２２中のＳｉの内容量によって調節するこ
とができる。また、記憶層２２中のトラッピングの量は
、その層２２の厚さおよびＳｉの内容量によって調節す
ることができる。
化層２０及び２２中のＳｉの内容量によって調節するこ
とができる。また、記憶層２２中のトラッピングの量は
、その層２２の厚さおよびＳｉの内容量によって調節す
ることができる。
この発明は、従来の浮遊ゲート構造で必要とされていた
超薄膜絶縁層を必要としないという点において、その従
来のゲート構造よりも有利である。
超薄膜絶縁層を必要としないという点において、その従
来のゲート構造よりも有利である。
さらに、浮遊ゲート構造において共通の課題であつた、
チャージの保持の関数としてデバイスのスイッチング速
度を最適化させる、という問題も、この発明における中
間のシリコン・リッチ層のチャージ保持能力によって解
決される。
チャージの保持の関数としてデバイスのスイッチング速
度を最適化させる、という問題も、この発明における中
間のシリコン・リッチ層のチャージ保持能力によって解
決される。
第２図の構造の製造は、２重電子注入体構造用に周知の
方法を用いてＣＶＤ法により行うことができる。上述の
デイマリアらの論文には、１ｉｔ−のＳ ｉ Ｏ，層に
よって隔てられた２つのシリコン・リッチ酸化層からな
るシリコン・サンドインチ構造と、電極とからなる２重
電子注入体構造について記載されている。その３層構造
の製造技術は、この発明に係る４層構造の製造にも適用
可能である。この場合、単一の工程の適当な時点でガス
混合物の組成を変更することにより、その単一の工程内
で４層構造を製造することができるので、製造効率を高
めることができる。
方法を用いてＣＶＤ法により行うことができる。上述の
デイマリアらの論文には、１ｉｔ−のＳ ｉ Ｏ，層に
よって隔てられた２つのシリコン・リッチ酸化層からな
るシリコン・サンドインチ構造と、電極とからなる２重
電子注入体構造について記載されている。その３層構造
の製造技術は、この発明に係る４層構造の製造にも適用
可能である。この場合、単一の工程の適当な時点でガス
混合物の組成を変更することにより、その単一の工程内
で４層構造を製造することができるので、製造効率を高
めることができる。
尚、この発明の構造がＥＥＰＲＯＭ以外の不揮発性メモ
リにも適用可能であることを理解されたい。
リにも適用可能であることを理解されたい。
［発明の効果］
以上のように、この発明によれば、チャージ記憶構造に
おいて、２つの５ｉＯ２層と２つのシリコン・リッチ酸
化層とを交互に形成して４層構造とすることによりチャ
ージ保持能力が高められるという効果が得られる。
おいて、２つの５ｉＯ２層と２つのシリコン・リッチ酸
化層とを交互に形成して４層構造とすることによりチャ
ージ保持能力が高められるという効果が得られる。
第１図は、本発明に係るチャージ記憶構造の図式的な断
面図、 第２図は、第１図のチャージ記憶構造を適用したＥＥＦ
ＲＯＭの図式的な断面図である。 １０・・・・シリコン基板、１２・・・・電極、１６．
１８・・・・５ｉＯ２（２酸化シリコン）層、２０．２
２・・・・シリコン・リッチ層・ 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 岡 １） 次 生（外１名）
面図、 第２図は、第１図のチャージ記憶構造を適用したＥＥＦ
ＲＯＭの図式的な断面図である。 １０・・・・シリコン基板、１２・・・・電極、１６．
１８・・・・５ｉＯ２（２酸化シリコン）層、２０．２
２・・・・シリコン・リッチ層・ 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 岡 １） 次 生（外１名）
Claims (4)
- （１）（ａ）シリコン基板と、 （ｂ）上記シリコン基板上に形成した第１の２酸化シリ
コン層と、 （ｃ）上記第１の２酸化シリコン層上に形成した第１の
シリコン・リッチ層と、 （ｄ）上記第１のシリコン・リッチ層上に形成した第２
の２酸化シリコン層と、 （ｅ）上記第２の２酸化シリコン層上に形成した第２の
シリコン・リッチ層と、 （ｆ）上記第２のシリコン・リッチ層上に形成した導電
層、とを具備するメモリのチャージ記憶構造。 - （２）上記導電層がドープされた多結晶シリコンである
特許請求の範囲第（１）項に記載のチャージ記憶構造。 - （３）上記導電層がアルミニウムである特許請求の範囲
第（１）項に記載のチャージ記憶構造。 - （４）上記第１及び第２の２酸化シリコン層と上記第１
及び第２のシリコン・リッチ層の厚さがそれぞれ８０乃
至３００オングストロームの範囲にある特許請求の範囲
第（１）項に記載のチャージ記憶構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62443284A | 1984-06-25 | 1984-06-25 | |
| US624432 | 1984-06-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6113671A true JPS6113671A (ja) | 1986-01-21 |
| JPS6364061B2 JPS6364061B2 (ja) | 1988-12-09 |
Family
ID=24502005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015640A Granted JPS6113671A (ja) | 1984-06-25 | 1985-01-31 | メモリのチヤ−ジ記憶構造 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0166208B1 (ja) |
| JP (1) | JPS6113671A (ja) |
| DE (1) | DE3576884D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07258601A (ja) * | 1994-03-23 | 1995-10-09 | Fujikura Kasei Co Ltd | ポリウレタン樹脂塗料組成物 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4870470A (en) * | 1987-10-16 | 1989-09-26 | International Business Machines Corporation | Non-volatile memory cell having Si rich silicon nitride charge trapping layer |
| JPH0343673U (ja) * | 1989-09-07 | 1991-04-24 | ||
| GB2364823A (en) * | 2000-07-12 | 2002-02-06 | Seiko Epson Corp | TFT memory device having gate insulator with charge-trapping granules |
| TW480715B (en) * | 2001-03-06 | 2002-03-21 | Macronix Int Co Ltd | Nonvolatile memory structure capable of increasing gate coupling-coefficient |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS497870B1 (ja) * | 1969-06-06 | 1974-02-22 | ||
| DE3067881D1 (en) * | 1980-02-25 | 1984-06-20 | Ibm | Dual electron injector structures |
| US4334292A (en) * | 1980-05-27 | 1982-06-08 | International Business Machines Corp. | Low voltage electrically erasable programmable read only memory |
| US4535349A (en) * | 1981-12-31 | 1985-08-13 | International Business Machines Corporation | Non-volatile memory cell using a crystalline storage element with capacitively coupled sensing |
| JPS59112657A (ja) * | 1982-09-30 | 1984-06-29 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 書込可能なリ−ドオンリ−メモリ |
-
1985
- 1985-01-31 JP JP60015640A patent/JPS6113671A/ja active Granted
- 1985-05-23 EP EP85106320A patent/EP0166208B1/en not_active Expired
- 1985-05-23 DE DE8585106320T patent/DE3576884D1/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07258601A (ja) * | 1994-03-23 | 1995-10-09 | Fujikura Kasei Co Ltd | ポリウレタン樹脂塗料組成物 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3576884D1 (de) | 1990-05-03 |
| EP0166208A2 (en) | 1986-01-02 |
| EP0166208A3 (en) | 1987-08-19 |
| JPS6364061B2 (ja) | 1988-12-09 |
| EP0166208B1 (en) | 1990-03-28 |
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