JPS6364079A - 導電性高分子電子素子の製造方法 - Google Patents

導電性高分子電子素子の製造方法

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JPS6364079A
JPS6364079A JP20893186A JP20893186A JPS6364079A JP S6364079 A JPS6364079 A JP S6364079A JP 20893186 A JP20893186 A JP 20893186A JP 20893186 A JP20893186 A JP 20893186A JP S6364079 A JPS6364079 A JP S6364079A
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JP
Japan
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electrode body
conductive polymer
polymer layer
layer
manufacturing
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Application number
JP20893186A
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English (en)
Inventor
智之 小池
竹中 豊
毅 岡
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Omron Corp
Original Assignee
Omron Tateisi Electronics Co
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (イ)産業上の利用分野 この発明は、導電性高分子を使用した電子素子の製造方
法に関する。
(ロ)従来の技術 近年、高分子化学の進歩により導電性高分子が開発され
、この導電性高分子は、TL荷Yにより導電度や吸光度
をコントロールすることができる新素材として注目され
、バッテリや表示層をはしめ、多方面への応用が期待さ
れている。
従来の導電性高分子電子素子の製造方法としては、基板
12内面にSnO□、ITO等の金属酸化物よりなる透
明導電膜、又はpt等の金属薄膜を形成して電極体13
とし〔第4図(al参照〕、さらにこの電極体13上に
、導電性高分子層14を電解重合法等により形成するも
のが知られている〔第4図(b)参照〕。
(ハ)発明が解決しようとする問題点 上記従来の導電性高分子電子素子の製造方法においては
、電極体13に厚さノ、うや、偏析等の)”I:常部1
3bが生しる。このため、導電性高分子層14の厚さに
もムラが生じたり、導電性高分子層14と電極体13と
の間の接着力が低下し、導電性高分子層14力’ 2i
L’dしてしまう不都合があった。
特に、電極体13として透明導電膜を使用し、これをス
プレー法により形成した場合に、前記不都合は顕著なも
のとなり、導電性高分子電子素子を耐久性に欠けるもの
としていた。
この発明は、上記不都合に鑑みなされ1こもので、耐久
性に優れた導電性高分子電子素子が得られるλq導電性
高分子電子素子製造方法の提供を目的としている。
(ニ)問題点をη・7決するだめの手段上記不都合を解
決するための手段として、この発明の導電性高分子電子
素子の製造方法は、基板表面に電極体を形成し、この電
極体表面を研摩して電極体表面層を除去し、この研摩さ
れた電極体上にW導電性高分子層形成するものである。
(ホ)作用 この発明の導電性高分子電子素子の製造方法は、異常部
を含んだ電極体表面層を除去することにより、異常部の
ない電極体表面を得ると共に、電極体層厚を均一化する
。これにより、導電性高分子層と電極体との間の接着力
の向上及び導電性高分子層のPlさの均一化が可能とな
る。
(へ)実施例 この発明の一実、ち面倒を、第1図(−1)、第1図i
bl、第1図te+、第2図及び第3[714こ基づい
て、以下に説明する。
この実施例は、本発明を表示素子lの製造に適用したも
のである。2は自ガラス、」明合成樹脂よりなる絶縁基
板である(第2図及び第3図、q Q、:j )。
絶8!基板2内面2aには、スプレー法によりS nO
□透明導′)R膜を形成し、電極体3、・・・、3とす
る。電極体3は、7セグメントのパターンに配置されて
いる。各電極体3より一よ、リード部3dが延設され、
側部に設けられている端子7、・・・、7に接続される
電極体3の表面層3aには、第1図(atζこ示すよう
に起伏があり、″:rL極体3極層3が不均一なものと
なっている。また、表面層3aには、偏析等による異常
部3bが含まれている。
次に、上記表面層3aをパフ研摩により除去し、新しい
表面3Cを生成すると共に、電極体3の層厚を均一化す
る〔第1図(bl参照〕。このパフ研摩における研摩材
は、粒径が0.1〜1μmのアルミナ砥粒であり、これ
を純水に懸濁したものを使用する。
続いて、前記新表面3c上に、電解重合によりjI導電
性高分子層を形成する〔第1図tel参照]。
導電性高分子層4は、例えばポリアニリン、ポリチオフ
ェン等より構成される。この時に、電極体3の層厚が均
一なため、導電性高分子層4の層厚も均一となる。また
、電極体3の新表面3cには、起伏や異常部がないため
、導電性高分子層4と電極体3との間の接着力が強化さ
れる。
?:、、極体3反体3、i電性高分子層4の形成された
絶縁基板2は、もう1つの絶縁基板5と、所定間隔をお
いて対面させられる(第3図参照)。この絶縁基板5の
内面5aには、SnO,透明導′屯膜等よりなる第2電
極体6が、予め形成されている。
絶縁基板2及び5の周囲は、封止材9により封止される
。絶縁基板2と5との間には電解液8が充填され、導電
性高分子層4と第2電極体6が、この電解液8に浸潤さ
れる。電解液8としては、アセトニトリルILl13F
4.アセトニトリル+171C104等が使用される。
参考までに、この完成した表示素子lの+)1作を、以
下に節単に説明する。
各端子7と第2電極体6との間に正f[の電圧を卯月1
1すると、導電性高分子層4が酸化5元反応を起ごし、
例えば緑色1.:、7色に着色ずろ。そして、各端子7
、即ち各電極体3を正又は負の電圧に変化させることに
より、各電極体3上の導電性高分子層4が緑色又は黄色
に変化し、数字表示をすることとなる。
なお、上記実施例においては、電極体表面の研摩には、
アルミナ砥粒の純水;Δ濁液を使用する)\フ研摩を通
用しているが、これに限定されろものではなく、適宜変
更可能である。
また、上記実施例においては、この発明を表示素子の製
造に通用した例を示しているが、これに限定されるもの
でiまなく、バッテリ等、他の導電性高分子電子素子の
製造にも適用可11ヒである。
(ト)発明の効果 この発明の導電性高分子層7−素子の製造方法は、基(
反の内面に電Is体を形成し、この電(板体表面を研摩
して表面層を除去し、この研1?された電極体表面に導
電性高分子層を形成するものであるから、導電性高分子
層の膜厚が均一化され、また導電性高分子層と電極体と
の間の接着力が強化され、入7電性高分子電子素1−の
i:i4久性を優れたものとできる利点を有している。
【図面の簡単な説明】
第1図(a+は、この発明の一実施例に係る表示素子の
装造工程において、j絶縁基板内面に電極体を形成した
状態を示す拡大断面図、第1図tblは、同製造工程に
おいて、電極体表面を研摩した状1点を示す拡大断面図
、第1図fclは、同製造工程において、電極体表面に
導電性高分子層を形成した状!声を示す拡大断面図、第
2図は、前記表示素子の平面図、第3図は、同表示素子
の縦断面図、第4図(a)及び第4図(blは、従来の
導電性高分子電子素子の製造方法を説明する図である。 2:絶縁基板、 3・・・3:電極体、3a:22而層
、  4・・・4:導電性高分子層。

Claims (3)

    【特許請求の範囲】
  1. (1)基板内面に電極体を形成し、この電極体表面を研
    摩して表面層を除去し、この研摩された電極体表面に導
    電性高分子層を形成することを特徴とする導電性高分子
    電子素子の製造方法。
  2. (2)前記電極体は、金属酸化物の透明導電膜であり、
    これをスプレー法により前記基板内面に形成する特許請
    求の範囲第1項記載の導電性高分子電子素子の製造方法
  3. (3)前記研摩は、粒径0.1〜1μmの砥粒を研摩材
    として使用するバフ研摩である特許請求の範囲第1項又
    は第2項記載の導電性高分子電子素子の製造方法。
JP20893186A 1986-09-04 1986-09-04 導電性高分子電子素子の製造方法 Pending JPS6364079A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007018116A1 (ja) * 2005-08-09 2007-02-15 Idemitsu Kosan Co., Ltd. 導電性積層体
WO2009060717A1 (ja) * 2007-11-07 2009-05-14 Konica Minolta Holdings, Inc. 透明電極及び透明電極の製造方法
JP2009140790A (ja) * 2007-12-07 2009-06-25 Seiko Epson Corp 導電体およびその製造方法

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