JPS6364330A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6364330A JPS6364330A JP61210317A JP21031786A JPS6364330A JP S6364330 A JPS6364330 A JP S6364330A JP 61210317 A JP61210317 A JP 61210317A JP 21031786 A JP21031786 A JP 21031786A JP S6364330 A JPS6364330 A JP S6364330A
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- recess
- semiconductor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/931—Shapes of bond pads
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
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Landscapes
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に、半導体素子と半導体
素子載置部との接合構造に関するものである。
素子載置部との接合構造に関するものである。
〔従来の技4+j )
第3図、第5図は従来の半導体装置の半導体素子載置部
付近を示す平面図であり、第4図は第3図のTV −I
V線断面であり、第6図は第5図の■−■線断面図であ
る。第3図〜第6図において、1は半導体素子、2は半
導体素子載置部、3は半導体素子1と半導体素子載置部
2とを接合する接合材、4は配線材、5は外部端子であ
る。
付近を示す平面図であり、第4図は第3図のTV −I
V線断面であり、第6図は第5図の■−■線断面図であ
る。第3図〜第6図において、1は半導体素子、2は半
導体素子載置部、3は半導体素子1と半導体素子載置部
2とを接合する接合材、4は配線材、5は外部端子であ
る。
従来の半導体装置は以上のように構成されているので、
半導体素子1が大型化して熱放散性改善のために銅系の
半導体素子載置部を用いた場合、半導体素子と熱膨張係
数が大きく異なるため、第4図に示すように半導体素子
1の全面を接合材3で接合すると、接合後、温度変化に
伴い熱応力が発生し、半導体素子1に割れが生じるとい
う問題があった。
半導体素子1が大型化して熱放散性改善のために銅系の
半導体素子載置部を用いた場合、半導体素子と熱膨張係
数が大きく異なるため、第4図に示すように半導体素子
1の全面を接合材3で接合すると、接合後、温度変化に
伴い熱応力が発生し、半導体素子1に割れが生じるとい
う問題があった。
この割れを防止するため、第5図および第6図に示すよ
うに半導体素子1を部分的に接合すると、半導体素子1
が傾いたり、半導体素子1が半導体素子載置部2から浮
いている部分があるため配線材40半専体素子1への接
合が安定してできないというような問題があった。
うに半導体素子1を部分的に接合すると、半導体素子1
が傾いたり、半導体素子1が半導体素子載置部2から浮
いている部分があるため配線材40半専体素子1への接
合が安定してできないというような問題があった。
本発明はこのような点に濫みてなされたものであり、そ
の目的とするところは、半導体素子にかかる応力を緩和
し、半導体素子が半導体素子載置部に対して傾いたり浮
いたりしない半導体装置を得ることにある。
の目的とするところは、半導体素子にかかる応力を緩和
し、半導体素子が半導体素子載置部に対して傾いたり浮
いたりしない半導体装置を得ることにある。
このような目的を達成するために本発明は、半導体素子
と半導体素子載置部とを有する半導体装置において、半
導体素子載置部の半導体素子を載置する面に半導体素子
より小さい面積の凹部を設け、半導体素子と半導体素子
載置部とを凹部に入れた接合材で接合するようにしたも
のである。
と半導体素子載置部とを有する半導体装置において、半
導体素子載置部の半導体素子を載置する面に半導体素子
より小さい面積の凹部を設け、半導体素子と半導体素子
載置部とを凹部に入れた接合材で接合するようにしたも
のである。
本発明においては、半導体素子が半導体素子載置部に対
して傾いたり浮いたりすることはない。
して傾いたり浮いたりすることはない。
〔実施例〕
本発明に係わる半導体装置の一実施例を第1図に示す。
第2図は第1図の■−■線断面図である。
第1図および第2図において、6は四部であり、第3図
および第4図と同一部分又はtll当部分(こ1ま同一
符号が付しである。第1図および第2図に示す半導体素
子載置部2コこは、半導体素子1より小さな面積の四部
が1つ設けられており、半導体素子1と半導体素子裁置
部2との接合面積は4×4mm2以下で半導体素子10
表面積より小さい面積である。
および第4図と同一部分又はtll当部分(こ1ま同一
符号が付しである。第1図および第2図に示す半導体素
子載置部2コこは、半導体素子1より小さな面積の四部
が1つ設けられており、半導体素子1と半導体素子裁置
部2との接合面積は4×4mm2以下で半導体素子10
表面積より小さい面積である。
本実施例においては、半導体素子1と凹部6との接合面
積が4.X4mm2以下で半導体素子1の表面積より小
さい面積であるため、熱膨張係数の違いにより生しる応
力を緩和できる。
積が4.X4mm2以下で半導体素子1の表面積より小
さい面積であるため、熱膨張係数の違いにより生しる応
力を緩和できる。
また、半導体素子載置部2の凹部6に入れた接合材3で
半4体素子1を接合しているため、半導体素子1が半導
体素子裁置部2に対して傾いたりン♀いたりすることが
ない。
半4体素子1を接合しているため、半導体素子1が半導
体素子裁置部2に対して傾いたりン♀いたりすることが
ない。
以上説明したように本発明は、半導体素子載置部に半導
体素子より小さい面積の凹部を設け、この凹部に入れた
接合材で半導体素子を接合したことにより、半導体素子
と凹部との接合面積を半導体素子より小さい面積とする
ことができたので、熱膨張係数の違いにより半導体素子
にかかる応力を凄和でき、半導体素子が半導体素子裁置
部に対して傾いたり浮いたりしない効果がある。
体素子より小さい面積の凹部を設け、この凹部に入れた
接合材で半導体素子を接合したことにより、半導体素子
と凹部との接合面積を半導体素子より小さい面積とする
ことができたので、熱膨張係数の違いにより半導体素子
にかかる応力を凄和でき、半導体素子が半導体素子裁置
部に対して傾いたり浮いたりしない効果がある。
第1図および第2図は本発明に係わる半導体装置の一実
施例を示す平面図および断面図、第3図および第4図は
従来の半導体装置を示す平面図および断面図、第5図お
よび第6図はさらに別の従来の半導体装置を示す平面図
および断面図である。 1・・・半導体素子、2・・・半導体素子裁置部、3・
・・接合材、4・・・配線材、5・・・外部端子、6・
・・凹部。
施例を示す平面図および断面図、第3図および第4図は
従来の半導体装置を示す平面図および断面図、第5図お
よび第6図はさらに別の従来の半導体装置を示す平面図
および断面図である。 1・・・半導体素子、2・・・半導体素子裁置部、3・
・・接合材、4・・・配線材、5・・・外部端子、6・
・・凹部。
Claims (2)
- (1)半導体素子と半導体素子載置部とを有する半導体
装置において、前記半導体素子載置部の前記半導体素子
を載置する面に前記半導体素子より小さい面積の凹部を
備え、前記半導体素子と前記半導体素子載置部とを前記
凹部に入れた接合材で接合したことを特徴とする半導体
装置。 - (2)凹部は、1箇所であり、半導体素子と接する面積
が4×4mm^2以下であることを特徴とする特許請求
の範囲第1項記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210317A JPS6364330A (ja) | 1986-09-04 | 1986-09-04 | 半導体装置 |
| US07/093,524 US4857989A (en) | 1986-09-04 | 1987-09-04 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210317A JPS6364330A (ja) | 1986-09-04 | 1986-09-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6364330A true JPS6364330A (ja) | 1988-03-22 |
Family
ID=16587419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210317A Pending JPS6364330A (ja) | 1986-09-04 | 1986-09-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6364330A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02213945A (ja) * | 1988-12-29 | 1990-08-27 | Internatl Business Mach Corp <Ibm> | エキスパート・コンサルテーシヨンを行なうコンピユータ・システム |
| US6265770B1 (en) * | 1998-03-24 | 2001-07-24 | Seiko Epson Corporation | Mounting structure of semiconductor chip, liquid crystal device, and electronic equipment |
-
1986
- 1986-09-04 JP JP61210317A patent/JPS6364330A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02213945A (ja) * | 1988-12-29 | 1990-08-27 | Internatl Business Mach Corp <Ibm> | エキスパート・コンサルテーシヨンを行なうコンピユータ・システム |
| US6265770B1 (en) * | 1998-03-24 | 2001-07-24 | Seiko Epson Corporation | Mounting structure of semiconductor chip, liquid crystal device, and electronic equipment |
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