JPS6365968B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、ストアードプログラム方式のシーケ
ンスコントローラ、特にマイクロプログラムの概
念を演算処理回路に取入れたシーケンスコントロ
ーラに関する。

従来のかかるシーケンスコントローラの演算処
理回路には、各記憶番地毎にマイクロ制御データ
を記憶させたマイクロプログラムメモリと、この
マイクロプログラムメモリの読出アドレスを指定
するアドレス指定回路とが設けられ、マイクロプ
ログラムメモリに記憶された多数のマイクロ制御
データを所定の順序で読出すことによつてシーケ
ンスプログラムの読出し、シーケンスプログラム
命令のデコード、命令の種類に応じた処理を繰返
えし実行するようにしている。

しかしながら、このものにおいては、マイクロ
プログラムメモリの読出アドレスを指定するアド
レス指定回路が、外部より与えられる複数ビツト
のアドレスデータによつて次サイクルにおけるマ
イクロプログラムメモリの読出番地を決定するよ
うにしているため、異なつたアドレスへ分岐する
場合だけでなく、連続する複数の記憶番地に記憶
された複数のマイクロ制御データを順番に読出す
場合でも、マイクロ制御データによつて次に読出
すべきマイクロ制御データの記憶番地を指定する
必要があり、各記憶番地に記憶される全てのマイ
クロ制御データのビツト数が多くなつて回路構成
が複雑になるだけでなく、各マイクロ制御データ
に次アドレス指定用のデータをプログラムしてお
かなければならないため、マイクロ制御データの
書込みが面倒になり、さらに信号線が増大してプ
リント基板上における部品の実装密度を向上でき
ず、演算回路を小形化できない問題がある。

すなわち、上記マイクロプログラムメモリとし
ては、一般に読出専用メモリが使用されるが、か
かる読出専用メモリは、記憶番地の数はかなり多
いもので製造されているものの１つの記憶番地に
記憶できるデータのビツト数は最大で８ビツトで
あるため、通常は複数の読出専用メモリを並列接
続してマイクロプログラムメモリを構成するが、
上記のようにマイクロ制御データによつて次の読
出アドレスを指定するようにするとビツト数が増
大し、このために余分なメモリが必要となる。ま
た、上記のようにマイクロ制御データによつて次
のアドレスを指定するためには、余分に設けたメ
モリ内にアドレスデータ指定用のデータを書込む
必要があり、マイクロ制御データの書込みに時間
がかかるだけでなく、マイクロプログラムメモリ
の出力から多ビツトのデータをアドレス指定回路
へ供給する必要があり、このためにプリント基板
上の信号線の数が増大してプリント基板上におけ
る部品の実装密度を向上できない。

また、マイクロプログラムメモリの読出アドレ
スを指定するアドレス指定回路を計数回路とし、
この計数回路を順次歩進することによつてマイク
ロ制御データを順番に読出すことも考えられる
が、このようにしても、従来のものでは異なるア
ドレスへの分岐、実行ルーチンから読出ルーチン
への復帰等をジヤンプ命令を用いて行つているた
めに、計数回路へ分岐先のアドレスをマイクロ制
御データによつて指定する必要があり、このよう
にしても上記の問題点は解決することができな
い。

本発明はこのような従来の問題点に鑑みてなさ
れたもので、マイクロ制御データ内に、次に読出
すべきマイクロ制御データのアドレスを指定する
ための情報を全くプログラムしなくても、複数種
類のシーケンスプログラム命令が実行できるよう
にすることを目的とする。

以下本発明の実施例を図面に基づいて説明す
る。第１図において、１０はシーケンスプログラ
ムメモリ、１１はこのシーケンスメモリ１０の読
出しアドレスを指定するプログラムカウンタ、１
２はシーケンスメモリ１０から読出されたシーケ
ンスプログラムデータを一時記憶するレジスタ、
１３はシーケンスプログラムに応じた演算を行う
演算処理回路、１５はリミツトスイツチ、リレー
等の入出力要素が接続された入出力回路を示す。

前記シーケンスメモリ１０の各記憶番地に記憶
されるシーケンスプログラムデータは、例えば16
ビツトの長さを有しており、この内、例えば上位
４ビツトには命令の種類を表わすオペコードがプ
ログラムされ、下位12ビツトのオペランド部には
入出力要素の選択を行う入出力アドレスデータが
プログラムされている。

そして、シーケンスメモリ１０から読出された
シーケンスプログラムデータは、レジスタ１２に
一時記憶された後、上位４ビツトのデータは命令
の種類を表わすデータとして演算処理回路１３に
与えられ、下位12ビツトのデータは入出力回路１
５に与えられるようになつている。

前記演算処理回路１３は、複数のマイクロ制御
データを記憶するマイクロプログラムメモリ２
０、このマイクロプログラムメモリ２０の読出ア
ドレスを指定する３ビツトのバイナリカウンタ２
１、このカウンタ２１を一定周期で歩進させるク
ロツク発生回路２２、マイクロプログラムメモリ
２０から出力される制御信号によつてセツト、リ
セツトされ、演算の途中結果を記憶するフリツプ
フロツプATF，OTF、マイクロプログラムメモ
リ２０から出力される選択データSDによつて、
入出力回路１５から出力される入出力要素のオン
オフ状態信号IOB、フリツプフロツプATF，
OTFのセツト端子Ｑから出力される信号の１つ
を選択してマイクロプログラムメモリ２０の最下
位ビツトのアドレス端子Ａ７に与えるデータセレ
クタ２３によつて構成されている。

マイクロプログラムメモリは、例えば８ビツト
256ワードの読出専用メモリを２個用い、１つの
アドレス毎に、16ビツトのマイクロ制御データを
記憶できるようになつている。第２図に示すよう
に、この16ビツトのマイクロ制御データの各ビツ
トは、データセレクタ２３へ供給される信号選択
データ、フリツプフロツプATF，OTFのセツ
ト、リセツト用信号ONAF，OFAF，ONOF，
OFOFというように、発生する制御信号が定めら
れており、読出されたマイクロ制御データの内、
信号状態が“１”であるビツトに対応した信号の
みが出力される。なお、マイクロプログラムメモ
リ２０の出力に接続されたパイプラインレジスタ
２５は、新しいマイクロ制御データが読出される
までの間、前に読出された制御信号を記憶してお
くものである。

マイクロプログラムメモリ２０は第３図ａ，ｂ
に示すように、16ワードの記憶番地を含む記憶エ
リアが、シーケンスプログラムの命令の種類に応
じて複数設けられ、それぞれの記憶エリアには後
述するようにシーケンスプログラムを読出すため
のマイクロ制御データと、対応する命令語を実行
するためのマイクロ制御データとが記憶されてい
る。そして、シーケンスメモリ１０からシーケン
スプログラムが読出されると読出されたシーケン
スプログラムの命令語の種類に応じてマイクロ制
御データを読出す記憶エリアが選択される。

すなわち、演算処理回路１３に与えられる４ビ
ツトのオペコード部データは、８ビツトのアドレ
スデータの内、上位４ビツトのアドレスデータＡ
０〜Ａ３としてマイクロプログラムメモリ２０に
与えられ、カウンタ２１の計数値はＡ４からＡ６
までのアドレスデータとしてマイクロプログラム
メモリ２０に与えられ、データセレクタ２３から
の出力信号が最下位のアドレスデータＡ７として
マイクロプログラムメモリ２０に与えられるよう
になつているため、オペコード部のデータによつ
て１６の記憶エリアの内の１つが選択されること
になる。そしてこのオペコードのデータによつて
選択された記憶エリアに含まれる16の記憶番地が
２つの記憶番地を単位としてカウンタ２０によつ
て順番に指定され、さらに、データセレクタ２３
からの出力される信号の状態によつて２つの記憶
番地の一方が選択される。本実施例では、データ
セレクタ２３によつて選ばれた信号が“０”の状
態にあれば、カウンタ２１によつて選択された一
対の記憶番地の内、偶数番地に記憶されたマイク
ロ制御データが読出され、“１”の状態にあれば、
選択された記憶番地の内、寄数番地に記憶された
マイクロ制御データが読出されるようになつてい
る。

次に各命令語に対応する記憶エリアに記憶され
るマイクロ制御データと、これに基づく演算処理
回路１３の動作について説明する。

第４図ａからｄに示すように各命令語に対応す
る記憶エリアDA１〜DA７のそれぞれの３番目
の番地An＋２番地には、レジスタ１２にデータ
のラツチを指令する信号ISRを送出するマイクロ
制御データがプログラムされており、これがシー
ケンスプログラムの読出しを実行する作用をな
す。

運転の開始時においてはパイプラインレジスタ
２５が零リセツトされ、また、各命令語の実行後
においては、パイプラインレジスタ２５内の信号
選択データはオール零の状態にあるため、データ
セレクタ２３は零番の入力端子に供給されている
“０”の信号を最下位ビツトのアドレスデータと
してマイクロプログラムメモリ２０に与える。し
たがつて、カウンタ２１が後述するように運転開
始時および命令語の実行後において零リセツトさ
れると、各記憶エリアDA１〜DA７のAn番地と
An＋２番地にアドレス指定されAn＋２番地記憶
された前記のマイクロ制御データが歩進クロツク
に同期して読出され、プログラムカウンタ１１に
よつて指定された番地に記憶されたシーケンスプ
ログラムデータがレジスタ１２にラツチされる。
このようにして、シーケンスプログラムデータが
レジスタ１２に記憶されると、読出されたシーケ
ンスプログラムのオペコードが上位アドレスデー
タとしてマイクロプログラムメモリに与えられる
ため、読出されたシーケンスプログラムの種類に
応じたマイクロ制御データの読出しが継続され、
シーケンスプログラムに応じた処理が行なわれ
る。

すなわち、運転開始時においてはレジスタ１２
が初期リセツトされ、マイクロプログラムメモリ
にオール零のデータが上位アドレスデータに与え
られるため、第３図ａおよび第４図ａに示される
ように、マイクロプログラムメモリ２０の最初の
記憶エリアDA１のA1＋２番地に記憶されている
マイクロ制御データによつてシーケンスプログラ
ムの読出しが行なわれ、この後に、読出したシー
ケンスプログラムの命令語に応じた記憶エリアに
分岐して読出したシーケンスプログラムに応じた
マイクロ制御データの読出を行う。そして、その
シーケンスプログラムに応じたマイクロ制御デー
タの読出しが完了すると、マイクロ制御データに
よりカウンタ２１が零リセツトされるため、第３
図ｂに示すように同じ記憶エリアの先頭番地に読
出アドレスが移行して次のシーケンスプログラム
の読出しが行われ、この後、読出したシーケンス
プログラムの命令語に応じて分岐し、命令語に応
じた処理が行なわれることになる。

次に、２，３の命令語を例にして、各命令語を
実行するマイクロ制御データと、これに基づく演
算処理回路１３の動作について説明する。

(1) テスト命令TNA この命令語は、オペランド部のデータによつて
選択された入出力要素のオンオフ信号IOBを取込
んでアンドテストフラツグATFの状態との間で
アンド演算を行ない、この論理演算の結果を再び
アンドテストフラツグATFに書込む命令で、出
力命令の実行後においてこのアンドテストフラツ
グATFは条件満足を表わす“１”の状態にセツ
トされ、テスト結果が条件不満足である場合に
“０”の状態にリセツトされる。

シーケンスプログラムのオペコードに応じて分
岐した時点では、データセレクタ２３は“０”の
信号を出力しており、またカウンタ２１の計数値
は２となつているため、テスト命令TNAに応じ
たエリアに移動した場合には、最初にA1＋４番
地に記憶されているマイクロ制御データが読出さ
れる。記憶エリアDA１のA1＋４番地にはデータ
セレクタ２３に対し、オンオフ信号IOBの選択を
指令するデータを供給するマイクロ制御データが
プログラムされているため、これにより、オンオ
フ信号IOBが最下位ビツトのアドレスデータＡ７
としてマイクロプログラムメモリ２０に供給さ
れ、オンオフ信号が“０”すなわち、選択された
入出力要素がオン状態でない場合であれば、歩進
クロツクによりカウンタ２１の計数値が３になつ
た時点で６番地のマイクロ制御データが読出さ
れ、オンオフ信号が“１”、すなわち、選択され
た入出力要素がオン状態である場合であれば、こ
の時点で７番地のマイクロ制御データが読出され
る。

A1＋６番地には、アンドテストフラツグATF
をリセツトする信号OFAFと、プログラムカウン
タ１１を歩進させる信号PC＋１とを発生するマ
イクロ制御データがプログラムされているため、
選択された入出力要素がテスト条件を満足してお
らず、A1＋６番へ移行した場合には、アンドテ
ストフラツグATFがリセツトされてテスト条件
が不満足であつたことが記憶されるとともに、プ
ログラムカウンタ１１が歩進されるが、A1＋７
番地にはプログラムカウンタ歩進信号PC＋１の
みを発生するマイクロ制御データがプログラムさ
れているため、選択された入出力要素がテスト条
件を満足していてA1＋７番地へ移行した場合に
はプログラムカウンタ１１の歩進のみが行なわ
れ、アンドテストフラツグATFはリセツト状態
を維持する。そして、この後、次のクロツクでカ
ウンタ２１が歩進すると、データセレクタ２３に
信号選択データが与えられなくなるため、マイク
ロプログラムメモリ２０には“０”の信号が最下
位ビツトのアドレスデータとして与えられ、いず
れの場合もA1＋８番地へ移行してカウンタ２１
がクリアされる。

(2) テスト命令TNO，TNE テスト命令TNO，TNEは選択された入出力要
素のオンオフ信号とオアテストフラツグOTFの
状態との間でオア演算を行ない、演算結果をオア
テストフラツグOTFに再び記憶させるもので、
TNEの場合にはオア回路の終りを示す命令であ
るため、この処理の後でオアテストフラツグ
OTFの出力とアンドテストフラツグATFの状態
との間でアンド演算を行つてその結果をアンドテ
ストフラツグATFにセツトする。なお、オアテ
ストフラツグOTFは出力命令の実行後において
条件不満足を表わす“０”の状態にリセツトされ
る。

テスト命令TNOに対応する記憶エリアDA２
の内容はアンドテスト命令TNAに対応する記憶
エリアDA１の記憶内容とほぼ同じで、異なる点
は、A2＋６番地にプログラムカウンタ１１の歩
進を指令する信号PC＋１のみを送出するマイク
ロ制御データが記憶され、A2＋７番地に、オア
テストフラツグOTFをセツトする信号ONOFと、
プログラムカウンタ１１歩進用の信号PC＋１と
を発生するマイクロ制御データが記憶されている
点である。したがつて、選択された入出力要素が
オフ状態にあつてA2＋４番地からA2＋６番地へ
移行した場合には、オアテストフラツグOTFは
セツトされずにプログラムカウンタ１１の歩進の
みが行なわれ、選択された入出力要素がオン状態
にあつてA2＋４番地からA2＋７番地に移行した
場合には、オアテストフラツグOTFのセツトと
プログラムカウンタ１１の歩進とが行なわれる。

また、テスト命令TNEに対応する記憶エリア
DA３のA3＋６番地には、データセレクタ２３に
対し、オアテストフラツグOTFからの信号の選
択を指令するデータがプログラムされ、A3＋７
番地には、オアフラツグOTFをリセツトする信
号OFOFと、プログラムカウンタ歩進信号PC＋
１と、カウンタ２１をクリアする信号CLEARと
を発生するマイクロ制御データがプログラムさ
れ、A3＋８番地には、アンドテストフラツグ
ATFをリセツトする信号OFAFと歩進信号PC＋
１とを発生するマイクロ制御データがプログラム
されている。さらに、A3＋９番地には、オアテ
ストフラツグOTFをリセツトする信号OFOFと、
歩進信号PC＋１とを発生するマイクロ制御デー
タがプログラムされ、A3＋10番地には、カウン
タ２１のクリア信号CLEARを送出するマイクロ
制御データがプログラムされている。

したがつて、選択された入出力要素がオフで
A3＋４番地からA3＋６番地へ移行した場合に
は、オアテストフラツグOTFからの信号を選択
するデータをデータセレクタ２３に供給し、選択
された入出力要素がオンでA3＋４番地からA3＋
７番地へ移行した場合には、オアテストフラツグ
OTFのリセツト、プログラムカウンタ１１の歩
進、カウンタ２１のクリアが行われる。すなわ
ち、選択された入出力要素がオンである場合に
は、オアテストフラツグOTFの状態を見るまで
もなく、オア回路全体として条件満足であるた
め、アンドテストフラツグATFをセツト状態と
したままでカウンタ２１をクリアして次のシーケ
ンスプログラムに移行し、選択された入出力要素
がオフである場合にオアテストフラツグOTFの
状態に応じた処理を行う。

A3＋６番地のマイクロ制御データによつて、
オアテストフラツグOTFの出力が選ばれること
により、次の歩進クロツクによつてカウンタ２１
が歩進すると、オアテストフラツグOTFの出力
の信号状態に応じてA3＋８番地のマイクロ制御
データを読出すのか、A3＋９番地のマイクロ制
御データを読出すのかを決定する。すなわち、オ
アテストフラツグOTFがリセツト状態にある場
合にはA3＋６番地からA3＋８番地へ移行し、オ
ア回路が条件不満足であることを記憶させるため
にアンドテストフラツグATFをリセツトすると
ともに、プログラムカウンタ１１の歩進が行なわ
れ、オアテストフラツグOTFがセツト状態にあ
る場合にはA3＋６番地からA3＋９番地へ移行
し、オアテストフラツグOTFのリセツト、プロ
グラムカウンタ１２の歩進とを行う。そして、こ
の後、歩進クロツクによつてカウンタ２１が更に
歩進されると、A3＋10番地のマイクロ制御デー
タが読出され、カウンタ２１がクリアされる。

(3) 出力命令YON 出力命令YONに対応する記憶エリアDA７の
A7＋４番地には、データセレクタ２３に対して、
アンドテストフラツグATFの出力の選択を指令
するデータがプログラムされており、アンドテス
トフラツグATFがリセツト状態、すなわち、テ
スト条件不満足の状態にある場合にはA7＋４番
地からA7＋６番地へ移行し、アンドテストフラ
ツグATFがセツト状態、すなわちテスト条件満
足の状態にある場合にはA7＋４番地からA7＋７
番地へ移行する。A7＋６番地には、選択された
出力要素を付勢する信号SONと、テストフラツ
グATF，OTFをそれぞれリセツトする信号
OFAF，OFOFとを送出するマイクロ制御データ
がプログラムされており、A7＋７番地には、選
択された出力要素を無勢する信号SONと、テス
トフラツグATF，OTFをそれぞれリセツトする
信号OFAF，OFOFとを送出するマイクロ制御デ
ータがプログラムされている。したがつて、テス
ト条件が満足されていてアンドテストフラツグ
ATFがセツト状態にある場合にはA7＋４番地か
らA7＋６番地へ移行して選択された出力要素を
付勢し、テスト条件が不満足でアンドテストフラ
ツグATFがリセツト状態にある場合にはA7＋４
番地からA7＋７番地へ移行して選択された出力
要素を無勢することになる。そして、この後、い
ずれの場合もA7＋８番地へ移行し、プログラム
カウンタ１１の歩進と、カウンタ２１のクリアが
行なわれる。

今第５図に示すリレー回路に相当するシーケン
ス制御を行なう場合、シーケンスプログラムメモ
リ１０内に第６図に示すようなプログラムを例え
ば10番地から13番地まで記憶させた後で、シーケ
ンスコントローラの運転を開始する。

前述したように、シーケンスコントローラの運
転が開始されると、マイクロプログラムメモリ２
０の記憶エリアDA１〜DA７のそれぞれに記憶
されたマイクロ制御データの作用により、シーケ
ンスプログラムメモリ２０に記憶されたシーケン
スプログラムが順番に読出される。そして、シー
ケンスプログラムメモリ１０の10番地に記憶され
ているシーケンスプログラムTNO１００が読出
されると、マイクロプログラムメモリ２０の記憶
エリアDA２が選ばれ、この記憶エリアDA２の
A2＋４番地以降に記憶されているマイクロ制御
データが順次読出される。これにより、シーケン
スプログラムによつて選択された入出力要素がオ
ンである場合のみにオアテストフラツグOTFが
セツトされ、選択された入出力要素がオフである
場合にはオアフラツグOTFはリセツト状態が維
持される。

この処理が完了すると、記憶エリアDA２のA2
＋２番地のマイクロ制御データにより、シーケン
スプログラムメモリ１０の11番地に記憶されてい
るシーケンスプログラムTNE１０１が読出され、
記憶エリアDA３のA3＋４番地以降に記憶されて
いるマイクロ制御データによりTNE命令が実行
される。すなわち、この場合には、、オアテスト
フラツグOTFもしくはシーケンスプログラムに
よつて選択された入出力要素のいずれかがオンで
あれば、オア回路全体として条件満足であるとし
て、アンドテストフラツグATFをセツト状態に
維持し、そうでなければ条件不満足であるとして
アンドテストフラツグATFをリセツトする。

さらにこれに続いてプログラムされている
TNA１０２が読出されると、記憶エリアDA１
に記憶されているマイクロ制御データにより、シ
ーケンスプログラムによつて選択された入出力要
素がオフである場合のみにアンドテストフラツグ
ATFをリセツトし、テストプログラムの実行を
完了する。

そして、シーケンスプログラムメモリ１０の13
番地にプログラムされている出力命令プログラム
YON２００が読出されると、記憶エリアDA７
に記憶されているマイクロ制御データにより、ア
ンドテストフラツグATFがオン状態にあればテ
スト条件を全て満たしているものとして入出力回
路１５に付勢信号SONを出力し、アンドテスト
フラツグATFがオフ状態にあれば、テスト条件
を満たしていないものとして入出力回路１５に無
勢信号SOFを出力する。これにより、シーケン
スプログラムによつて選択された入出力要素が、
テスト結果に応じて付勢もしくは無勢される。

なお、テスト命令においては、第７図ａ〜ｃに
示すように、データセレクタ２３に対してアンド
テストフラツグATFの出力の選択を指令するデ
ータをAn＋２番地に記憶させ、An＋５番地に、
プログラムカウンタ１１の歩進信号PC＋１と、
カウンタ２１のクリア信号CLEARとを送出する
マイクロ制御データを記憶させることにより、ア
ンドテストフラツグATFが条件不満足の状態に
ある場合には、シーケンスプログラムの読出しの
みが実行されるようになり、シーケンスプログラ
ムの走査時間を大幅に短縮できる。

以上述べたように、本発明においては、シーケ
ンスプログラムに使用される各命令語に対応する
同一長さの記憶エリアのそれぞれに、それぞれの
命令語を実行するのに必要なマイクロ制御データ
を記憶させ、上記記憶エリアの選択をシーケンス
プログラムのオペコードによつて行ない、これに
よつて選択されたエリア内に記憶された複数のマ
イクロ制御データをカウンタによつて順次読出す
ようにし、さらに、マイクロ制御データによつて
このカウンタをリセツトできるように構成したの
で、マイクロ制御データによつてカウンタをリセ
ツトするのみで、各記憶エリアの先頭番地に復帰
して、次のシーケンスプログラムの実行へ移行で
き、マイクロ制御データとしてジヤンプ先のアド
レスをプログラムしなくても、一連のシーケンス
プログラムを連続して実行できる。したがつて、
本発明のシーケンスコントローラにおいては、マ
イクロ制御データを記憶するマイクロプログラム
メモリの数を減少できるだけでなく、マイクロ制
御データのマイクロプログラムメモリへの書込み
も短時間で行なえ、かつ、プリント基板上の信号
線の数も減少できて部品の実装密度を向上でき、
演算処理回路を小形化できて、ワンボードタイプ
のシーケンスコントローラ等、演算処理回路を小
形化する必要がある場合に、特に有用である。

【図面の簡単な説明】

図面は本発明の実施例を示すもので、第１図は
シーケンスコントローラの全体構成を示すブロツ
ク図、第２図は第１図におけるマイクロプログラ
ムメモリ内から出力される制御信号を示す図、第
３図ａ，ｂはマイクロプログラムメモリ２０内に
設けられた複数の記憶エリアを示す図、第４図ａ
〜ｄは、第３図ａ，ｂの各記憶エリアに記憶され
るマイクロ制御データの内容を示す図、第５図は
リレー回路の一例を示す図、第６図は第５図に示
すリレー回路に対応するシーケンスプログラムを
示す図、第７図はマイクロプログラムメモリに記
憶されるマイクロ制御データの変形例を示す図で
ある。 １０…シーケンスプログラムメモリ、１１…プ
ログラムカウンタ、１２…レジスタ、１３…演算
処理回路、１５…入出力回路、２０…マイクロプ
ログラムメモリ、２１…カウンタ、２２…クロツ
ク発生回路、２３…データセレクタ、２５…パイ
プラインレジスタ、ATF…アンドテストフラツ
グ、OTF…オアテストフラツグ。

Claims (1)

【特許請求の範囲】
1. １ 複数種類のシーケンス命令に対応する複数組
   のマイクロ制御データを前記シーケンス命令のそ
   れぞれに対応して設けられた複数の記憶エリアに
   それぞれ記憶するマイクロプログラムメモリと、
   このマイクロプログラムメモリから読出されるマ
   イクロ制御データによつて操作される論理演算用
   のフラツグと、シーケンスプログラムメモリから
   読出されるシーケンスプログラムのオペコードを
   前記マイクロプログラムメモリに供給してシーケ
   ンスメモリから読出されたシーケンスプログラム
   に対応する記憶エリアを選択するデータ供給手段
   と、一定周期で歩進されて前記オペコード部によ
   つて選択された記憶エリアのマイクロ制御データ
   を順次読出すとともに前記マイクロプログラムメ
   モリから読出されるマイクロ制御データに含まれ
   るクリア信号によつてクリアされるカウンタとを
   設け、前記カウンタの計数値が初期化された場合
   に選択される前記マイクロプログラムメモリ内の
   記憶番地以降にシーケンスプログラム読出用のマ
   イクロ制御データをプログラムしたことを特徴と
   するシーケンスコントローラ。