JPS6150337B2 - - Google Patents

Description

【発明の詳細な説明】

〔技術の分野〕 本発明は命令オペランドの指標付き間接アドレ
ス指定に係る。 〔発明の背景〕 「指標付き間接アドレス指定」では、命令中に
含まれるオペランドアドレスに指標値を加算する
ことによつて別のアドレスが作成され、それを用
いて記憶装置から更に別のアドレスが読出され、
それに別の指標値がか算される。オペランドは、
このプロセスを１回以上繰返した後に得られるア
ドレスを用いて記憶装置から読出される。これは
云うならば間接アドレス指定の多重化であつて、
その各レベル毎に固有の指標値が使用される。 指標付き間接アドレス指定は、リフト、待ち行
列、スタツクなどの複雑雑なデータ構造を効率よ
く処理するための有力な武器になつているが、そ
の反面、オーバーヘツドの問題が生じる。 本分野における従来のアプローチは大体次の３
つに分けることができる。 最初のアプローチは命令のOPコードを変える
ことによつて間接アドレス指定を達成する。例え
ば、同じ移動命令MOVEであつても、MOVEA，
Ｂが「アドレスＡの記憶内容をアドレスＢの記憶
位置へ移動せよ」という命令を表わし、MOVEI
Ａ（Ｉ）、Ｂが「アドレスＡの内容に変位値Ｉを
加算した値をオペランドアドレスとして使用し、
それによつて指定されたオペランドをアドレスＢ
の記憶位置へ移動せよ」という命令を表わす。
OPコードの長さが１バイトであれば256種類の
OPコードを使用できるが、このアプローチでは
MOVE及びMOVEIのOPコードを構成するビツト
の組合せ（これを（コード点」という）を変え
る、即ち同じ移動命令に対し２つの異なつたOP
コード点を準備しておく必要がある。他の間接ア
ドレス指定Ａ，Ｂ（Ｉ）及びＡ（Ｉ），Ｂ（Ｉ）
も使用するのであれば、それらに対応する更に別
のコード点が２つ必要である。明らかに、このア
プローチは大きなOPコード空間を必要とする。
いい換えれば、OPコード空間当りの使用可能な
命令の数が他のものに比べて少ない。更に、OP
コード空間に関する制限を考えると、間接アドレ
ス指定を多重化することは事実上不可能である。 第２のアプローチは、各命令中にOPコードと
は別にアドレス指定モードビツトを含ませてお
き、それによつて各オペランドのアドレス指定が
直接か間接かを指定する。これによれば、命令の
長さがオペランド当り少なくとも１ビツト長くな
る。命令の長さが固定されているのであれば、本
来はアドレスとして使用されるはずのビツトがモ
ードビツトとして使用されるため、使用可能なオ
ペランド値の範囲が半分以下になる。間接アドレ
ス指定の多重化は、命令中のモードビツトを増す
ことによつてのみ可能である。 第３のアプローチは、記憶装置のすべてのワー
ド記憶位置に間接モード・ビツトを用意しておき
記憶装置からワードが読出される度にそのモード
ビツトを検査する。もしモードビツトがオフであ
れば、読出されたワードはオペランドであり、モ
ードビツトがオンであれば、そのワード（又はそ
れと指標値との和）をアドレスに用いて再び記憶
装置の読出しが行われる。このプロセスは、モー
ドビツトがオフのワードが読出されるまで繰返さ
れる。このアプローチでは多重レベルの間接アド
レス指定は可能であるが、使用可能なアドレス空
間が半分になる。これは各々の命令が間接アドレ
ス指定を行うかどうかには無関係であり、間接ア
ドレス指定しか行わない命令であつても通常の半
分のアドレス空間を使用できるだけである。 〔発明の目的〕 本発明の目的は、所与のデータプロセツサの命
令セツトに含まれる任意の命令に対し、多重レベ
ルの指標付き間接アドレス指定を可能にすること
にある。 〔発明の概要〕 本発明はオペランド当り１つのOPコード点を
使用するだけで上記の目的を達成する。一般的に
いうと、ｎアドレスのアーキテクチヤにおいて命
令セツト全体に対しｎ種類のOPコード点を使用
が可能になる。以下、指標付き間接アドレス指定
を表わすOPコード点のことを「接頭コード」と
呼ぶことにする。 本発明は、命令で使用される特定のオペランド
に対し、命令の有効OPコードから区別できる上
述の接頭コードを用いることによつて指標付き間
接アドレス指定を行う。接頭コードは、命令スト
リームにおいて指標付き間接アドレス指定が行わ
れる命令の前に挿入しておくのが望ましいが、必
らずしもこれに限定されるものではない。命令ス
トリームは、間接アドレスから実際のオペランド
アドレスを生成するための指標付き間接値も含ん
でいる。接頭コード及び指標値は対になつてお
り、指標付き間接アドレス指定のレベル毎に１対
ずつ使用される。 本発明に従えば、命令ストリームの長さが接頭
コード及び指標値（後述の実施例ではいずれも１
バイト）の分だけ長くなることを除くと、既存の
命令セツトを全く変えることなく指標付き間接ア
ドレス指定が実現される。レベル数は各命令に関
ドレス指定が実現される。レベル数は各命令に関
連する接頭コードの数によつて表わされる。従つ
て、本発明を実施するにあたつては接頭コードの
数をカウントする手段が必要である。 〔実施例の説明〕 以下の説明はIBMシステム／34のプロセツサを
前提にしている。このプロセツサの命令形式は、
次のとおりである。 すべての命令はOPバイトとそれに続くＱバイ
トを含んでいる。ＱバイトはOPバイトの内容に
応じて、演算特定バイト、マスクバイトなどとし
て使用されるもので、本発明には関係がない。
OPバイトの後半の４ビツト（OP４〜OP７）は
「移動」あるいは「加算」のような包括的な演算
タイプを特定する。最初の２ビツト（OP０及び
OP１）は、命令で使用される第１オペランドの
アドレスを決定するモードを次のように特定す
る。

【表】 える。

【表】 ない。
OPバイトの次の２ビツト（OP２及びOP３）
は、上と同様にして第２オペランドのアドレス指
標モードを特定する。第２オペランドのためのア
ドレスバイト（指標付の場合は１バイト、直接の
場合は２バイト）は命令中において第１オペラン
ドのためのアドレスバイトの次の位置している。
従つて、命令の長さは、オペランドアドレスがな
ければ２バイト（OPバイト及びＱバイト）であ
り、２バイトの直接アドレスを２つ含んでいると
６バイトになる。アドレス指定は、直接、間接及
び空の任意の組合せが可能である。 第１ａ図は本発明を使用しない間接アドレス指
定を示したもので、まず命令ストリームから３バ
イト（OP，Ｑ及びIN0）の命令が取出される。オ
ペランドアドレスは指標バイトIN0を16ビツトの
指標レジスタにある値ADDR0に加算することに
より生成され、主記憶装置に送られる。IN0及び
ADDR0の値域は各々０〜255及び０〜65535であ
る。かくして和ADDDR0＋IN0によつてアドレス
指定されたオペランドデータが記憶装置から取出
される。 第１ｂ図は第１ａ図の命令に本発明を適用した
場合を示している。まず命令ストリーム中で１以
上の接頭コード（PR）バイトが検出されると、
その生起が記録される。PRバイトはどの有効OP
コードバイトとも異なつたビツトパターン（例え
ばX′FE′又はX′FF′）を持つている。このビツト
パターンと後続の命令との間には何の関係もない
から、PRバイトを命令の一部と考えるのは適当
ではない。 次いで、有効なOPバイトを含む命令が取出さ
れ、第１ａ図と同じようにしてオペランドアドレ
スが生成される。ただし、第１ｂ図では最初に
PRバイトが検出されているので、和ADDR0＋
IN0によつてアドレス指定された主記憶装置の内
容は、オペランドではなくアドレスADDR1とし
て扱われる。またPRバイトに応答して、命令に
続く接尾バイトIN1が取出される。これは符号な
しの指標値（０から255まで）として扱われ主記
憶装置から取出された16ビツトのアドレス
ADDR1（０から65535まで）に加算される。これ
により、最初のオペランドアドレスADDR0＋IN0
がADDR1＋IN1に変更される。 ２番目のオペランドアドレスADDR1＋IN1によ
つて指定される主記憶装置の内容ADDR2は、命
令の前に検出されたPRバイトが１つのときはオ
ペランドとして扱われるが、PRバイトの２以上
のときはアドレスとして扱われ、次の指標値IN2
に加算されて新たなオペランドアドレスADDR2
＋IN2を生成する。第１ｂ図の例ではPRバイトの
数は２であるから、ADDR2＋IN2の主記憶内容は
オペランドデータとして取出され、それを用いて
命令が実行される。それが終ると、命令ストリー
ム中のIN2に続くバイトがOPバイト又はPRバイ
トとして解読され、命令サイクルが繰返される。 以上から明らかなように、本発明に従えば、命
令の前後に付加されるPRバイト及びINバイトの
数に応じて指標付き間接アドレス指定のレベル数
（第１ｂ図は３レベル）を如何様にも設定するこ
とができる。１つの命令でアドレス指定されるオ
ペランドが２つの場合は、２種類のPRバイト、
例えばPR1＝X′FE′及びPR2＝X′FF′を用意して
おけばよい。オペランドが３以上の場合も同様で
ある。一般に、有効OPバイトから区別できるｎ
種類のコード点を用意しておけば、ｎオペランド
命令セツト中の任意の命令で多重レベルの指標付
き間接アドレス指定を実現できる。 第１ｂ図の例では、IN1及びIN2が接尾バイト
として命令の後に付加されているが、IN1及び
FN2の場所は、例えばPRバイトの直後であつて
もよく、また別のレジスタに保持しておいてもよ
い。その長さも１バイト（８ビツト）でなくても
よく、また符号付きも可能である。指標値とは別
のアドレス修飾子を表わすものであつてもよい。 接頭コードに関しては、その値が有効な命令か
ら区別できること、及びその記憶位置が特定の命
令と関連付けられることが必要なだけである。例
えば、接頭コードの長さは命令長の約数でなくて
もよい。場所も関連する命令の直前に固定してお
く必要はない。別のコード点を用いて使用頻度の
高い接頭コードの組合せを表わすようにすると、
全体の長さ及び命令実行時間を短縮することがで
きる。また、検出された接頭コードの数を例えば
カウンタに記録しておく代りに、それを関連する
指標値と共にスタツク機構に保管してもよい。 本発明を実施し得るプロセツサの一部を第２ａ
図及び第２ｂ図に示す。このプロセツサはデータ
フロー部２００及びマイクロコード制御部３００
を含み、これらを制御するためクロツク１００が
重なり合わない２相のタイミング・パルスφ１及
びφ２を発生する。 データフロー部２００は８ビツトの母線２１０
を中心にして構成されている。まず複数のレジス
タを含むレジスタバンク２２０は一時に８ビツト
ずつ上位バイトHI及び下位バイトLOにわけてロ
ードされるか、又は16ビツトを同時にロードされ
る。レジスタバンク２２０のポートは４つ（Ａ〜
Ｄ）あるが、それらは制御信号ALSRA〜Ｄによ
つて４つの異なつたレジスタが指定されると同時
に動作できる。ポートＡ及びＣは書込み専用であ
り、ポートＢは読取り／書込み両用であり、ポー
トＤは読取り専用である。ポートＣのデータ源は
２つあるが、マルチプレクサ２２１への制御信号
GLSRCがいずれか１つを指定する。レジスタバ
ンク２２０に含まれる多数のレジスタのうち、本
発明に関係するのは次のとおりである。

【表】 オペランドレジスタ。
ALU２３０は制御信号ALによつて指定された
演算を遂行する。ALU２３０の左側入力には、
レジスタバンク２２０からポートＤを介して読取
られた16ビツトの入力、又は母線２１０からＡレ
ジスタ２３２へロードされた８ビツトの入力が印
加される。マルチプレクサ２３１へ印加される制
御信号GALUがいずれか１つの入力を選択する。
ALU２３０の右側入力は、母線２１０からＢレ
ジスタ２３３へロードされた８ビツトである。演
算結果は16ビツトのALUデータレジスタ
（ADR）２３４へ出力され、次いでレジスタバン
ク２２０又は母線２１０へ転送される。 主記憶装置２４０は母線２１０から書込みデー
タを受取り、記憶データレジスタ（SDR）２４
１を介して母線２１０へ読取りデータを出力す
る。アドレスはマルチプレクサ２４３からアドレ
スレジスタ（ADDR）２４２へ与えられる。マル
チプレクサ２４３は制御信号GADDRによつて指
定されたアドレス、即ちレジスタバンク２２０か
らポートＢを介して読取られたアドレス又は
ALU２３０から出力されたアドレスをADDR２
４２の方へ通す。このアドレスは増減分データレ
ジスタ（IDR）２４４にも供給され、そこで増分
又は減分された後、ポートＢ又はＣを介してレジ
スタバンク２２０に戻される。 レジスタバンク２２０にあるIAR２２２の内容
を用いて主記憶装置２４０から母線２１０へ取出
された命令のOPバイト及びＱバイトは命令レジ
スタバンク２５０の８ビツトのレジスタ２５１及
び２５２へ各々ロードされる。レジスタ２５１は
OPバイトの各ビツトOP０〜OP７をセンス信号
として出力する。これについては後述する。プロ
グラム状況レジスタ（PSR）２５３は通常の状況
ビツトを保持する。 レジスタ２５１〜２５３は、従来のプロセツサ
にもあつたが本実施例はそれらに加えて、２つの
PRバイトの生起を記録するための２つのレジス
タ２５４及び２５５を使用する。レジスタ２５４
は制御信号Ｉによつて増分又は減分される４ビツ
トのカウンタとして働き、その内容がゼロでなけ
れば出力信号I1≠０を発生する。レジスタ２５５
も同様な４ビツトのカウンタで、その内容がゼロ
でなければ出力信号I2≠０を発生する。カウンタ
２５４及び２５５を使用すれば、第１オペランド
及び第２オペランドの各々に対し15レベルまでの
間接アドレス指定が可能である。レベル数をもつ
と増やしたい場合はウカンタのビツト数を増やせ
ばよく、また１つの命令で、３以上のオペランド
が使用されるのであればそれに応じてカウンタの
数を増やせばよい。 マイクロコード制御部３００はデータフロー部
２００を制御するための有限状態機械である。即
ち、クロツク１００によつて定められる２相のサ
イクル毎に、入力センス線３４０上の信号及びマ
イクロコード制御部３００そのときの状態が出力
制御線３５０上の信号を決定する。データフロー
部２００からマイクロコード制御部３００へ供給
される種々のセンス信号のうち本発明に関係する
のは、レジスタ２５１にあるOPバイトの全ビツ
トOP０〜OP７と、カウンタ２５４及び２５５の
出力信号I1≠０及び12≠０である。 マイクロコード制御部３００の状態遷移は次状
態論理３１０で管理される。次状態論理３１０は
シーケンサ（SEQ）３１１と３つのデコーダ
（DCD）３１２〜３１４を含む。シーケンサ３１
１は出力制御線３５０から次のサイクルの状態を
指定する８ビツトの制御信号GOTOを受取り、
それと同時に現サイクルの状態をデコーダ３１２
及び３１３に知らせる。デコーダ３１２の出力
SEQL及びデコーダ３１３の出力SEQHは入力セ
ンス線３４０へフイードバツクされる。シーケン
サ３１１へロードされた８ビツトの制御信号
GOTOにより指定される次サイクル状態は、ク
ロツク１００の各サイクルの終りに現サイクル状
態になり、それに伴つて新たな次サイクル状態を
指定する制御信号GOTOが供給される。 GOTO値を単にロードする代りに、シーケン
サ３１１をカウンタで構成することもできる。そ
の場合、GOTOの１つの値（例えばX′FF′）がデ
コーダ３１４で解読されると、カウンタが次の値
へ増分される。デコーダ３１２は現状態の下位４
ビツトを解読して、16本の出力線SEQL＝０，
SEQL＝１，……SEQL＝Ｆのうちの対応する１
本を付勢する。同様に、デコーダ３１３は現状態
の上位４ビツトを解読して、16本の出力線SEQH
＝０，SEQH＝１，……，SEQH＝Ｆのうちの対
応する１本を付勢する。 SEQH及びSEQHを含むセンス信号は、ランダ
ム論理３２０で読取専用記憶装置（ROS）３３
０に対するワードアドレス信号WAに変換され
る。ROS３３０の各ワード３３１〜３３Ｔは、
GOTOを含む種々の制御信号を指定するビツト
を含んでいる。普通のアドレスデコーダとは異な
り、ランダム論理３２０は同時に２以上のワード
アドレス信号WAを発生することができる。その
場合２以上のワードがROS３３０から読出され
ることになるが、それらのワードの対応するビツ
トの論理和がROS３３０から出力される。従つ
て、RSO３３０は概念的にはプログラマブルロ
ジツクアレイ（PLA）に含まれるORアレイと等
価である。ランダム論理３２０はPLAのANDア
レイと同じ機能を持つているが、あとで説明する
ように、その構造は全く異なつている。ANDア
レイのような構造化アレイの代りにランダム論理
を用いると、動作速度が速くなり且つ全体の寸法
を小さくできることが多い。 第３図〜第８図は、オペランドのアドレス指定
に関係するマイクロコード制御部３００の細部を
示している。ランダム論理３２０へ供給されるべ
きセンス信号は、レジスタ２５１からのビツト
OP０〜OP７、カウンタ２５４及び２５５からの
非ゼロ状況信号I1≠０及びI2≠０、デコーダ３１
２からの現状態信号SEQL＝０，１，２，３，
６，７，並びにデコーダ３１３から現状態信号
SEQH＝０，Ｃである。ROS３３０から出力され
る制御信号は次のとおりである。

【表】 又は減分する。

【表】 第３図はランダム論理３２０の中の命令解読論
理の詳細を示したもので、OPレジスタ２５１か
らのビツトOP０〜OP７を解読して、第４図〜第
８図の回路で使用される信号を発生する。OP４
〜OP７はデコーダ３２７で解読される。解読結
果がX′5′であれば、デコーダ３２７から命令ロー
ド信号OPL５が発生される。解読結果がX′E′の
ときにOP０，OP１＝X′3′で且つOP２，OP３＝
X′3′であれば、第1PRバイトが検出されたことを
示す信号II１が発生される。解読結果がX′F′のと
きに同じ条件が成立していると、第2PRバイトが
検出されたことを示す信号II２が発生される。従
つて、第３図の例では、第1PRバイトはX′FE′で
あり、第2PRバイトはX′FF′である。信号II１又
はII２が発生されるときには、PRバイトの検出
を示す信号IIも発生される。 OP０及びOP１はデコーダ３２８で解読され、
それにより第１オペランドのアドレス指定モード
を表わす信号が発生される。前述のように、OP
０，OP１＝′0′のとき出力DIR1は直接モードを
示し、′1′のときの出力A1XR1は第１指標レジス
タXR1を用いる間接モードを示し、′2′のときの
出力A1XR2は第２指標レジスタXR2を用いる間
接モードを示す。A1XR1又はA1XR2が発生され
たときにはINDX1も発生される。OP0，OP1＝′
3′であるば、第１オペランドがないことを示す信
号NULL1が発生される。上述のように、このと
きOP４〜OP７がX′E′又はX′F′であれば、レジス
タ２５１にあるのはPRバイトである。デコーダ
３２９はOP２及びOP３を解読して、第２オペラ
ンドのための同様な信号を発生する。 第４図〜第８図は、第３図に示した命令解読論
理の出力及びび種々のセンス信号に応答してワー
ドアドレス信号を発生する回路とROS３３０の
詳細を示したものである。ROS３３０の下側に
示されているSTG，IDRなどは前述の各種制御信
号である。ROS３３０の中でこれらの制御信号
に対応する位置に示されているのは遂行されるべ
き動作である。例えばワード３３１の右端にある
「増分」は、論理３３２によつてワード３３１が
アドレス指定されたときに、制御信号GOTOが
シーケンサ３１１を増分し得る状態にあることを
示す。各ワード中で制御信号に対応する位置が空
欄になつている部分は無動作又は本発明に関係の
ない動作を表わしている。 第４図の左側に示されている論理３３２は命令
ストリームから命令及びPRバイトを検出して解
読する。現状態がSEQH＝０，SEQL＝０であれ
ば、論理３２２はワード３３１を選択する。ワー
ド３３１はIAR２２２によつてアドレス指定され
た（ALSRB＝IAR）主記憶装置２４０の内容を
SDR２４１へロードし（SDR＝ロード）、次いで
母線２１０を介して（BUS＝SDR）OPアドレス
２５１へロードする（OP＝ロード）、GOTO＝増
分であるから、次の状態はSEQH＝０，SEQL＝
１である。この状態は後続の４ワード３３２〜３
３５のアドレス指定を可能にする。以下、特にこ
とわらない限り、SEQH＝０であるとする。 ワード３３４，３３５は命令ストリーム中の
PRバイトを検出して記録する。SEQH＝１のと
きにII１によつて第1PRバイトの生起が示される
と、ワード３３４がアドレス指定されて、その制
御信号Ｉ＝増分１によりカウンタ２５４が増分さ
れる。同様に、第2PRバイトの生起を示す信号II
２が発生されると、ワード３３５の制御信号Ｉ＝
増分２によりカウンタ２５５が増分される。ワー
ド３３４，３３５はいずれもGOTO＝01で、次
の状態が依然としてSEQL＝１であることを示し
ているから、次のバイトがPRバイトではなくな
るまでワード３３４，３３５が繰返しアドレス指
定される。信号II（II１＋II２）が発生されなく
るると、そのときまでに検出された第1PRバイト
及び第2PRバイトの数をカウンタ２５４及び２５
５に各々保持した状態でワード３３２，３３３が
アドレス指定される。 ワード３３２，３３３はOPバイト及びＱバイ
トをOPアドレス２５１及びＱレジスタ２５２へ
各々ロードする。ワード３３２，３３３はIIの反
転信号がオンのときにのみアドレス指定できるか
ら、これらのワードがPRバイトを処理すること
はない。もし命令が第１オペランドを持つていな
ければ（NULL1）、ワード３３３からの制御信号
GOTO＝06によりワード３３９（第５図）がア
ドレス指定可能になる。命令が第１オペランドを
持つていれば、ワード３３２からの制御信号
GOTO＝増分により次の状態が02になるから、
ワード３３６がアドレス指定可能になる。 第５図は、通常の直接アドレス指定モードのオ
ペランドアドレスを取出すためのオペランドアド
レス指定制御論理３２３を示している。ROS３
３０のワード３３６〜３３８は、DIR1がオン状
態にあつて第１オペランドが直接モードであるこ
とを示している場合にのみアドレス指定される。
ワード３３６はSEQL＝２のときにアドレス指定
される。SEQL＝３のときは、第２オペランドが
あるか否か（NULL2）に応じて、ワード３３７
又は３３８がアドレス指定される。第２オペラン
ドがなければ状態はC0に変り（GOTO＝C0）、第
２オペランドがあれば06に変る（GOTO＝06）。
もし第２オペランドも直接モードであれば
（DIR2）、SEQL＝６及びSEQL＝７の間にワード
３３９及び３３Ａが命令ストリームから２バイト
のアドレスを取出して、OP2レジスタ２２７へロ
ードする。ワード３３Ａの次の状態はGOTO＝
C0である（第７図及び第８図）。 第６図は通常の指標付きモードのオペランドア
ドレスを取出すためのオペランドアドレス指定制
御論理３２４を示している。もし第１オペランド
が指標付けされるのであれば（INDX1）、状態
SEQL＝２においてワード３３Ｂがアドレス指定
される。もし第１指標レジスタXR1が使用される
のであれば（A1XR1）、第２オペランドがあるか
否か（NULL2）に応じて、状態SEQL＝３のに
おいてワード３３Ｃ又は３３Ｄがアドレス指定さ
れる。アドレス計算に第２指標レジスタXR2が使
用されるのであれば、NULL2に応じてワード３
３Ｅ又は３３Ｆがアドレス指定される。指標レジ
スタがXR1かXR2か、及びGOTOが06はC0かを
除くと、ワード３３Ｃ〜３３Ｆは同じである。も
し第２オペランドが直接モードであれば、第５図
のところで説明したように、D1R2によつてワー
ド３３９，３３Ａがアドレス指定される。指標付
きモードの場合は、信号INDX2及び状態SEQL＝
６によりワード３３Ｇがアドレス指定され、その
制御信号GOTO＝増分により状態がSEQL＝７に
変る。次いで、どの指標レジスタが使用されるか
に応じて（A2XR1，A2XR2）、ワード３３Ｈ又は
３３Ｉがアドレス指定される。 これらの３つのワード３３Ｇ〜３３Ｉは、まず
命令ストリーム中の次のバイトをSDR２４１か
ら母線２１０を介してＢレジスタ２３３へロード
し、次いでそれをレジスタ２２４（XR1）又は２
２５（XR2）の内容に加算する。指標付けされた
アドレスを表わす加算結果は、ADR２３４、母
線２１０及びマルチプレクサ２２１を介してOP2
レジスタ２２７へロードされる。 第７図は、SEQH＝Ｃのときに付勢される指標
付き間接アドレス指定制御論理３２５及びそれに
よつてアドレス指定されるワード３３Ｊ〜３３Ｑ
を示している。第７図及び第８図の構成はSEQH
＝Ｃのときにのみ意味を持つので、以下では現状
態の上位デイジツトがSEQH＝Ｃであるとする。 ワード３３Ｊ，３３Ｋは、カウンタ２５４がゼ
ロでないとき、即ち、I1≠０がオンのときに状態
SEQL＝０及びSEQL＝１において各々アドレス
指定される。ワード３３Ｊは、OP１レジスタ２
２６の内容によつてアドレス指定されたワードを
SDR２４１、母線２１０及びポートＡの上位側
HIを介してARR２２３の上位バイト位置にロー
ドし、更にADDR２４２の内容を増分する。ワー
ド３３Ｋは同様に下位ワードの転送を行う。 ワード３３Ｌ，３３Ｍは、I2≠０がオンでカウ
ンタ２５５がゼロでないことを示しているとき
に、ワード３３Ｊ，３Ｋと同様にして、第２オペ
ランドの間接アドレスを得る。 ワード３３Ｎは、いずれかのカウンタがゼロで
ないときに状態SEQL＝２において命令ストリー
ムからINバイトを取出す（第1b図参照）。まず
IAR２２２の内容がポートＢを通つてADDR２４
２へ移され、次いでそれによつてアドレス指定さ
れたバイトがSDR２４１及び母線２１０を通つ
てＢレジスタ２３３へロードされる。IAR２２２
は、IDR２４４及びポートＢを介する再ロードに
よつて増分される。 ワード３３Ｐ，３３Ｑは状態SEQL＝３におい
て、INバイトを用いて間接オペランドアドレス
を指標付けする。もしカウンタ２５４がゼロでな
ければ（I1≠０がオン）、ワード３３Ｐがアドレ
ス指定される。ワード３３Ｐは、ALU２３０で
Ｂレジスタ２３３にあるINバイトとARR２２３
からポートＤ及びマルチプレクサ２３１を通つて
送られてくる２バイトのアドレスの加算を行わ
せ、その結果をADR２３４からマルチプレクサ
２２１のポートＣを通つてOP１レジスタ２２６
に書込む。かくしてOP１レジスタ２２６は前の
アドレスに代つて新たな指標付き間接アドレスを
含む。カウンタ２５４はワード３３Ｐの制御信号
Ｉ＝減分１によつて減分される。カウンタ２５４
がゼロに達したときにカウンタ２５５がゼロでな
ければ（I2≠０）、ワード３３Ｑがアドレス指定
される。カウンタ２５４及びOP１レジスタ２２
６に代つてカウンタ２５５及びOP２レジスタ２
２７が使用されることを除くと、ワード３３Ｑは
３３Ｐと同じである。ワード３３Ｐ、３３Ｑの制
御信号GOTOはいずれもC0であるから、両方の
カウンタ２５４及び２５５がゼロにならない限
り、ワード３３Ｊ〜３３Ｑが再びアドレス指定さ
れる。 カウンタ２５４及び２５５がいずれもゼロにな
ると信号Ｉ≠０がオフになり、この結果第８図の
実行制御論理３２６が付勢されて、OPバイト及
びＱバイトによつて特定される命令を実行するた
めワード３３Ｒ，３３Ｔは、ワード３３８，３３
Ａ，３３Ｄ，３３Ｆ，３３Ｈ又は３３Ｉのあとで
両カウンタの初期値がゼロであつたとき、即ち現
命令においてPRバイトが検出されなかつたとき
にもアドレス指定される。本実施例では、ワード
３３Ｒ，３３ＴはＱバイトによつて指定されたレ
ジスタをロードするための命令を実行する。ワー
ド３３Ｒがアドレス指定されると、OP１レジス
タ２２２６の内容がポートＢを通つてADDR２４
２へ送られ、それにより主記憶装置２４０から
SDR２４１へ取出されたオペランドの下位バイ
トが母線２１０及びポートＡの下位側LOを通つ
て、Ｑバイトによつて指定されたレジスタ
（ALSRA＝Ｑ）の下位バイト位置に書込まれ
る。OP１レジスタ２２６の内容はIDR２４４に
も送られ、そこで増分された後、LSR書込みポー
トＢを通つてOP１レジスタ２２６に書戻され
る。次にアドレス指定されるワード３３Ｔは同様
にして上位バイトのロードを行う。ワード３３Ｔ
はGOTO＝00であるから、命令の実行が終る
と、状態はSEQH＝０、SEQL＝０に戻り、次の
命令の取出しが可能になる。 第４図〜第８図においては、説明の便宣上、
各々機能が別個のワードによつて独立して遂行さ
れるようになつているが、２以上の機能を同時に
遂行させることも可能である。例えば、直接アド
レス及び間接アドレスの取出し方は基本的には同
じであるから、論理３２３及び３２５を組合せる
ことによつて、複数のワードを同時にアドレス指
定することができる。指標付きモードアドレス及
び指標付き間接アドレスに計算につていても同じ
ことがいえるから、論理３２４及び３２５の組合
せも可能である。 第９図は単一命令を実行するためのマイクロコ
ード制御部３００のオペレーシヨンを要約して示
したものである。丸印の中の数値はSEQH及び
SEQLによつて特定される状態を示し、矢印は状
態遷移を示している。下側に並んでいるのは、
各々の状態においてアドレス指定できるROSワ
ードである。特定の状態においては、一時に１つ
のワードだけがアドレス指定される。かつこ付き
のワードは、本発明の実施に直接関係するもので
ある。実際には、第９図に示した状態の間に本発
明と無関係の状態が挟まることになろう。 簡単に説明すると、状態００及び０１において
は、命令のOPバイト又はPRバイトが取出され
る。PRバイトは状態０１の間にワード３３４，
３３５によつて検出され、記録される。状態０
２，１３，０６及び０７においては、命令自身に
よつて指定されたオペランドアドレスが取出され
る。状態０２及び０３は第１オペランドに関連
し、状態０６及び０７は第２オペランドに関連し
ている。ワード３３６〜３３Ａは直接モードのア
ドレス指定を制御し、ワード３３Ｂ〜３３Ｆは指
標付きモードのアドレス指定を制御する。状態Ｃ
０〜Ｃ３においては、実際のオペランドが取出さ
れる。もし命令の前にPRバイトが付いていなか
つたならば、状態Ｃ０及びＣ１はワード３３Ｒ及
び３３Ｔを使用し、それが終ると次の命令に進
む。PRバイトが付いていれば、状態Ｃ０〜Ｃ３
においてワード３３Ｊ〜３３Ｎがアドレス指定さ
れる。これらのワードは、オペランドアドレスを
用いて間接アドレスを取出し、命令ストリームか
らINバイトを取出し、それらを加算して新しい
オペランドアドレスを生成する。状態Ｃ０〜Ｃ３
のサイクルはPRバイト毎に繰返される。それが
終ると、状態Ｃ０及びＣ１においてワード３３Ｒ
及び３３Ｔを用いることにより、命令が実行され
る。

【図面の簡単な説明】

第１ａ図及び第１ｂ図はアドレス指定の様子を
示すブロツク図。第２図は第２ａ図及び第２ｂ図
のつながりを示すブロツク図。第２ａ図及び第２
ｂ図は本発明を実施し得るプロセツサの概略を示
すブロツク図。第３図乃至第８図制御ユニツト３
００の詳細を示すブロツク図。第９図は制御ユニ
ツト３００のオペレーシヨンを要約した状態遷移
図。

Claims (1)

【特許請求の範囲】
1. １ 命令ストリームにおいて指標付き間接アドレ
   ス指定が行われる命令に対し、有効OPコードか
   ら区別できる特別の接頭コードを１つ以上付加し
   ておき、該接頭コードの検出に応答して前記命令
   によつて指定されたオペランドアドレスを用いて
   記憶装置から第２のオペランドアドレスを取出
   し、該第２のオペランドアドレスを所定の指標値
   で修正し、検出された接頭コードの数だけオペラ
   ンドアドレスの取出し及び修正を繰返して最後に
   得られたオペランドアドレスで命令オペランドを
   アドレス指定し、前記接頭コードが検出されるこ
   となく命令の有効OPコードが検出された場合に
   は該命令によつて指定されたオペランドをアドレ
   スで命令オペランドをアドレス指定することを特
   徴とする命令オペランドアドレス指定方法。