JPS6367660A - バツフア記憶制御装置 - Google Patents
バツフア記憶制御装置Info
- Publication number
- JPS6367660A JPS6367660A JP61212495A JP21249586A JPS6367660A JP S6367660 A JPS6367660 A JP S6367660A JP 61212495 A JP61212495 A JP 61212495A JP 21249586 A JP21249586 A JP 21249586A JP S6367660 A JPS6367660 A JP S6367660A
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer storage
- input
- output control
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のローを持つバッファ記憶制御装置に関し
、特に中央処理装置と入出力制御装置との双方からのア
クセスを高速化するに好適な、バッファ記憶制御装置に
関する。
、特に中央処理装置と入出力制御装置との双方からのア
クセスを高速化するに好適な、バッファ記憶制御装置に
関する。
従来の一般的なバッファ記憶制御装置においては、中央
処理装置からのアクセス時、該当するアドレスのデータ
がバッファ記憶装置上に存在しない場合にのみ、このデ
ータを含む定められたブロックのデータを主記憶装置か
ら転送・格納し、入出力制御装置からのアクセス時、該
当するアドレスのデータがバッファ記憶上に存在しない
場合には、このデータをバッファ記憶装置上には格納し
ないよう動作するものであった。
処理装置からのアクセス時、該当するアドレスのデータ
がバッファ記憶装置上に存在しない場合にのみ、このデ
ータを含む定められたブロックのデータを主記憶装置か
ら転送・格納し、入出力制御装置からのアクセス時、該
当するアドレスのデータがバッファ記憶上に存在しない
場合には、このデータをバッファ記憶装置上には格納し
ないよう動作するものであった。
また、特公昭６０−４９９４６号公報に開示されている
如く、入出力制御装置からのチャネルコマンドアクセス
時のみ、該当するアドレスのデータがバッファ記憶上に
格納するようにしており、入出力制御装置からのチャネ
ルコマンドアクセス時以外のデータについては、配慮さ
れていなかった。
如く、入出力制御装置からのチャネルコマンドアクセス
時のみ、該当するアドレスのデータがバッファ記憶上に
格納するようにしており、入出力制御装置からのチャネ
ルコマンドアクセス時以外のデータについては、配慮さ
れていなかった。
しかしながら、上記公報に開示されている装置は、入出
力制御装置からの通常のデータアクセスについては配慮
されていないため、入出力制御装置からの主記憶装置ア
クセスについては、高速化されず、データ転送に伴なう
バス占有時間も、改善されないという問題があった。
力制御装置からの通常のデータアクセスについては配慮
されていないため、入出力制御装置からの主記憶装置ア
クセスについては、高速化されず、データ転送に伴なう
バス占有時間も、改善されないという問題があった。
本発明は上記事情に鑑みてなされたもので、その目的は
、従来のバッファ記憶制御装置における上述の如き問題
を解消し、入出力制御装置からのアクセスにおいても、
中央処理装置と同様に高速化を図り、中央処理装置と入
出力制御装置との双方からのアクセスを高速化するに好
適な、バッファ記憶制御装置を提供することにある。
、従来のバッファ記憶制御装置における上述の如き問題
を解消し、入出力制御装置からのアクセスにおいても、
中央処理装置と同様に高速化を図り、中央処理装置と入
出力制御装置との双方からのアクセスを高速化するに好
適な、バッファ記憶制御装置を提供することにある。
本発明の上記目的は、中央処理装置、入出力制御装置、
主記憶装置とこれらを接続するバスおよび前記主記憶装
置に格納されたデータの写しを保持するバッファ記憶装
置から構成されるデータ処理装置において、前記バッフ
ァ記憶装置を複数のローから楕成し、このうちの一部の
ローは前記中央処理装置からアクセスされたアドレスの
データが前記バッファ記憶装置上に存在しなかった場合
に、該データを含む定められたブロックのデータを格納
する如く、また、他のローは前記入出力制御装置からア
クセスされたアドレスのデータが前記バッファ記憶装置
上に存在しなかった場合に、該データを含む定められた
ブロックのデータを格納する如く構成したことを特徴と
するバッファ記憶制御装置によって達成される。
主記憶装置とこれらを接続するバスおよび前記主記憶装
置に格納されたデータの写しを保持するバッファ記憶装
置から構成されるデータ処理装置において、前記バッフ
ァ記憶装置を複数のローから楕成し、このうちの一部の
ローは前記中央処理装置からアクセスされたアドレスの
データが前記バッファ記憶装置上に存在しなかった場合
に、該データを含む定められたブロックのデータを格納
する如く、また、他のローは前記入出力制御装置からア
クセスされたアドレスのデータが前記バッファ記憶装置
上に存在しなかった場合に、該データを含む定められた
ブロックのデータを格納する如く構成したことを特徴と
するバッファ記憶制御装置によって達成される。
本発明においては、中央処理装置からアクセスされたデ
ータがバッファ記憶装置上にないときに主記憶装置から
読出されたブロックのデータを格納するエリアと、入出
力制御装置からアクセスされたデータがバッファ記憶装
置上にないときに主記憶装置から読出されたブロックの
データを格納するエリアとを分け、入出力制御装置から
のアクセスにより、中央処理装置からのアクセス頻度の
高いデータがバッファ記憶装置から追い出されることを
防止し、中央処理装置からのアクセスに対するヒツト率
を低下させることなしに、入出力制御装置からのアクセ
スを高速化するものである。
ータがバッファ記憶装置上にないときに主記憶装置から
読出されたブロックのデータを格納するエリアと、入出
力制御装置からアクセスされたデータがバッファ記憶装
置上にないときに主記憶装置から読出されたブロックの
データを格納するエリアとを分け、入出力制御装置から
のアクセスにより、中央処理装置からのアクセス頻度の
高いデータがバッファ記憶装置から追い出されることを
防止し、中央処理装置からのアクセスに対するヒツト率
を低下させることなしに、入出力制御装置からのアクセ
スを高速化するものである。
〔実施例〕。
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第２図は本発明の適用対象であるデータ処理装置の概要
を示すブロック構成図である。図において、２１は中央
処理装置（ＣＰ Ｕ）、２２はバッファ記憶装置（ＢＳ
）、２３は主記憶装置（ＭＳ）、２４は入出力制御装置
（工○Ｃ）を示している。
を示すブロック構成図である。図において、２１は中央
処理装置（ＣＰ Ｕ）、２２はバッファ記憶装置（ＢＳ
）、２３は主記憶装置（ＭＳ）、２４は入出力制御装置
（工○Ｃ）を示している。
本データ処理装置においては、中央処理装置２１とバッ
ファ記憶装置２２．入出力制御装置２４がデータバス１
５を介して接続されており、バッファ記憶装置２２は主
記憶装置２３に接続されている。
ファ記憶装置２２．入出力制御装置２４がデータバス１
５を介して接続されており、バッファ記憶装置２２は主
記憶装置２３に接続されている。
第１図は、第２図におけるバッファ記憶装置２２の詳細
なブロック構成を示す図である。図において、１，２は
アドレスアレイ、３，４はバッファメモリ、５，６は比
較回路、７，８はゲート、９は選択回路、１０および１
３は出力ゲート、１１はブロック転送制御回路、１２は
ヒツト判定回路、１５は前記データバス、１６はアドレ
スバスを示している。
なブロック構成を示す図である。図において、１，２は
アドレスアレイ、３，４はバッファメモリ、５，６は比
較回路、７，８はゲート、９は選択回路、１０および１
３は出力ゲート、１１はブロック転送制御回路、１２は
ヒツト判定回路、１５は前記データバス、１６はアドレ
スバスを示している。
第３図は、前記主記憶装置（Ｍ Ｓ ）２３とバッファ
記憶装置２２とのデータブロックの対応図である。
記憶装置２２とのデータブロックの対応図である。
最も一般的に用いられるセット・アソシアティブ方式の
バッファ記憶装置では、まず、第３図（ｂ）に示す如く
、主記憶装置２３内のデータを一定数ｎブロックおきに
分割するとともに、第３図（ａ）に示す如く、バッファ
記憶装置２２もｎブロックに分割する。
バッファ記憶装置では、まず、第３図（ｂ）に示す如く
、主記憶装置２３内のデータを一定数ｎブロックおきに
分割するとともに、第３図（ａ）に示す如く、バッファ
記憶装置２２もｎブロックに分割する。
アドレスアレイは上記バッファ記憶装置２２の各ブロッ
クに対応して設けられており、また、上記バッファ記憶
装置２２のｎブロック毎の分割されたグループをカラム
（ＣＬＭ）と呼び、横方向に分割されたグループをロー
（ＲＯＷ）と呼ぶ。以下に説明する実施例においては、
上記バッファ記憶装置２２をロ一単位で複数のブロック
（３，４）に分割して使用するものである。
クに対応して設けられており、また、上記バッファ記憶
装置２２のｎブロック毎の分割されたグループをカラム
（ＣＬＭ）と呼び、横方向に分割されたグループをロー
（ＲＯＷ）と呼ぶ。以下に説明する実施例においては、
上記バッファ記憶装置２２をロ一単位で複数のブロック
（３，４）に分割して使用するものである。
本実施例の動作は以下の通りである。
中央処理装置２１もしくは入出力制御装置２４からアド
レスバス１６を介して送られて来たアドレスの下位ビッ
トはアドレスアレイ１，２に入力され。
レスバス１６を介して送られて来たアドレスの下位ビッ
トはアドレスアレイ１，２に入力され。
その出力は、それぞれ、比較回路５，６に接続される。
同じくアドレスバス１６を介して送られて来たアドレス
の上位ビットは比較回路５，６に直接入力され、前記ア
ドレスアレイ１，２の出力とそれぞれ比較される。
の上位ビットは比較回路５，６に直接入力され、前記ア
ドレスアレイ１，２の出力とそれぞれ比較される。
比較回路５，６の出力はヒツト判定回路１２に入力され
る。これと同時に、アドレスバス１６を介して送られて
来たアドレスの下位ビットは、バッファメモリ３．４に
入力され、該バッファメモリ３゜４の出力は選択回路９
に接続される。
る。これと同時に、アドレスバス１６を介して送られて
来たアドレスの下位ビットは、バッファメモリ３．４に
入力され、該バッファメモリ３゜４の出力は選択回路９
に接続される。
比較回路５，６における比較の結果、いずれかの出力が
ＩＩ Ｉ Ｂの場合はヒツトと判定され、その出力が出
力ゲート１０をイネーブル状態にし、選択回路９を経て
バッファメモリ３，４から読出されたデータをデータバ
ス１５上に出方する。
ＩＩ Ｉ Ｂの場合はヒツトと判定され、その出力が出
力ゲート１０をイネーブル状態にし、選択回路９を経て
バッファメモリ３，４から読出されたデータをデータバ
ス１５上に出方する。
上記比較回路５，６における比較の結果、いずれの出力
もｚｔ １ ｚｔでない場合は、ミスヒツトと判定され
、その出力はブロック転送制御回路工１に入力され、主
記憶装置２３に対してブロック転送が起動される。
もｚｔ １ ｚｔでない場合は、ミスヒツトと判定され
、その出力はブロック転送制御回路工１に入力され、主
記憶装置２３に対してブロック転送が起動される。
ブロック転送で主記憶装置２３から読出されたデータは
、アクセス起動が中央処理装置（ＣＰ Ｕ）２１からの
場合にはゲート７が有効となり、バッファメモリ３に書
き込まれる。また、アクセス起動が入出力制御装置（Ｉ
ＯＣ）２４がらの場合には、ゲート８が有効となり、バ
ッファメモリ４に書き込まれることになる。
、アクセス起動が中央処理装置（ＣＰ Ｕ）２１からの
場合にはゲート７が有効となり、バッファメモリ３に書
き込まれる。また、アクセス起動が入出力制御装置（Ｉ
ＯＣ）２４がらの場合には、ゲート８が有効となり、バ
ッファメモリ４に書き込まれることになる。
前記ブロック転送されたデータのうち、アクセス起動元
から要求されたデータは、出方ゲート１３を介してデー
タバス１５に同時に出方される。
から要求されたデータは、出方ゲート１３を介してデー
タバス１５に同時に出方される。
上記実施例によれば、中央処理装置からアクセスされた
ときと、入出力制御装置からアクセスされたときとで、
使用するバッファエリアが異なるので、中央処理装置か
らのアクセスに対するヒツト率を低下させることなく、
人出力制御装置からのアクセスを高速化することができ
る。
ときと、入出力制御装置からアクセスされたときとで、
使用するバッファエリアが異なるので、中央処理装置か
らのアクセスに対するヒツト率を低下させることなく、
人出力制御装置からのアクセスを高速化することができ
る。
上記実施例においては、バッファ記憶装置を構成するロ
ーの数が２面であり、一方を中央処理装置用、他方を入
出力制御装置用とした場合を例として示したものである
が、ロー数は２面に限定されるものではない。また、中
央処理装置用と入出力制御装置用として異なった数のロ
ーを割当てることも可能であり、更に、入出力制御装置
用として、複数の入出力制御装置の各々に専用のローを
割当てることにより、異なる入出力制御装置間でデータ
転送の競合によるバッファキャンセルを最小限とするこ
とも可能である。
ーの数が２面であり、一方を中央処理装置用、他方を入
出力制御装置用とした場合を例として示したものである
が、ロー数は２面に限定されるものではない。また、中
央処理装置用と入出力制御装置用として異なった数のロ
ーを割当てることも可能であり、更に、入出力制御装置
用として、複数の入出力制御装置の各々に専用のローを
割当てることにより、異なる入出力制御装置間でデータ
転送の競合によるバッファキャンセルを最小限とするこ
とも可能である。
以上述べた如く、本発明によれば、中央処理装置、入出
力制御装置、主記憶装置とこれらを接続するバスおよび
前記主記憶装置に格納されたデータの写しを保持するバ
ッファ記憶装置から構成されるデータ処理装置において
、前記バッファ記憶装置を複数のローから構成し、この
うちの一部のローは前記中央処理装置からアクセスさ九
たアドレスのデータが前記バッファ記憶装置上に存在し
なかった場合に、該データを含む定められたブロックの
データを格納する如く、また、他のローは前記入出力制
御装置からアクセスされたアドレスのデータが前記バッ
ファ記憶装置上に存在しなかった場合に、該データを含
む定められたブロックのデータを格納する如く構成した
ので、中央処理装置と入出力制御装置との双方からのア
クセスを高速化するに好適な、バッファ記憶制御装置を
実現できるという顕著な効果を奏するものである。
力制御装置、主記憶装置とこれらを接続するバスおよび
前記主記憶装置に格納されたデータの写しを保持するバ
ッファ記憶装置から構成されるデータ処理装置において
、前記バッファ記憶装置を複数のローから構成し、この
うちの一部のローは前記中央処理装置からアクセスさ九
たアドレスのデータが前記バッファ記憶装置上に存在し
なかった場合に、該データを含む定められたブロックの
データを格納する如く、また、他のローは前記入出力制
御装置からアクセスされたアドレスのデータが前記バッ
ファ記憶装置上に存在しなかった場合に、該データを含
む定められたブロックのデータを格納する如く構成した
ので、中央処理装置と入出力制御装置との双方からのア
クセスを高速化するに好適な、バッファ記憶制御装置を
実現できるという顕著な効果を奏するものである。
第１図は本発明の一実施例であるバッファ記憶装置の詳
細なブロック構成を示す図、第２図は本発明の適用対象
であるデータ処理装置の概要を示すブロック構成図、第
３図は前記主記憶装置とバッファ記憶装置とのデータブ
ロックの対応を示す図である。 １．２ニアドレスアレイ、３，４：バッファメモリ、５
，６：比較回路、７，８：ゲート、９：選択回路、１０
，１３：出力ゲート、Ｉｆブロック転送制御回路、１２
：ヒツト判定回路、１５：データバス、１６：アトレス
ハス、２１：中央処理装置、２２：バッファ記憶装置、
２３：主記憶装置、２４：人出力制御装置。 第 ２ 図 第 ３ 図
細なブロック構成を示す図、第２図は本発明の適用対象
であるデータ処理装置の概要を示すブロック構成図、第
３図は前記主記憶装置とバッファ記憶装置とのデータブ
ロックの対応を示す図である。 １．２ニアドレスアレイ、３，４：バッファメモリ、５
，６：比較回路、７，８：ゲート、９：選択回路、１０
，１３：出力ゲート、Ｉｆブロック転送制御回路、１２
：ヒツト判定回路、１５：データバス、１６：アトレス
ハス、２１：中央処理装置、２２：バッファ記憶装置、
２３：主記憶装置、２４：人出力制御装置。 第 ２ 図 第 ３ 図
Claims (1)
- １、中央処理装置、入出力制御装置、主記憶装置とこれ
らを接続するバスおよび前記主記憶装置に格納されたデ
ータの写しを保持するバッファ記憶装置から構成される
データ処理装置において、前記バッファ記憶装置を複数
のローから構成し、このうちの一部のローは前記中央処
理装置からアクセスされたアドレスのデータが前記バッ
ファ記憶装置上に存在しなかった場合に、該データを含
む定められたブロックのデータを格納する如く、また、
他のローは前記入出力制御装置からアクセスされたアド
レスのデータが前記バッファ記憶装置上に存在しなかっ
た場合に、該データを含む定められたブロックのデータ
を格納する如く構成したことを特徴とするバッファ記憶
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212495A JPS6367660A (ja) | 1986-09-09 | 1986-09-09 | バツフア記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212495A JPS6367660A (ja) | 1986-09-09 | 1986-09-09 | バツフア記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367660A true JPS6367660A (ja) | 1988-03-26 |
Family
ID=16623603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61212495A Pending JPS6367660A (ja) | 1986-09-09 | 1986-09-09 | バツフア記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6367660A (ja) |
-
1986
- 1986-09-09 JP JP61212495A patent/JPS6367660A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5047920A (en) | Hierarchal system for reducing memory access time to plural equal sized memories by simultaneously addressing and accessing memory | |
| US6912716B1 (en) | Maximized data space in shared memory between processors | |
| JPS6367660A (ja) | バツフア記憶制御装置 | |
| JPS60120450A (ja) | バッファメモリ制御方式 | |
| JPH01125644A (ja) | データ転送装置 | |
| JPS6191740A (ja) | メモリ・アクセス制御方式 | |
| JPH0546527A (ja) | デユアルポートメモリ回路 | |
| JPS6020255A (ja) | バツフア記憶制御方式 | |
| SU590725A2 (ru) | Мультиплексный канал | |
| JPS6113628B2 (ja) | ||
| JPS63259746A (ja) | バンクメモリ間のデ−タ転送方式 | |
| JPS6243737A (ja) | 割り込み制御方式 | |
| JPS6113265B2 (ja) | ||
| JPS626268B2 (ja) | ||
| JPS6373458A (ja) | 共有メモリアクセス装置 | |
| JPS6349257B2 (ja) | ||
| JPS6010367A (ja) | デ−タ処理装置 | |
| JPS58169398A (ja) | メモリ・システム | |
| JPS5856891B2 (ja) | 情報処理システム | |
| JPH0322073A (ja) | データ転送制御装置 | |
| JPS6175454A (ja) | バス制御方式 | |
| JPS6039265A (ja) | デ−タ転送方式 | |
| JPS5816326A (ja) | デ−タチヤネル制御方式 | |
| JPS61153745A (ja) | 記憶装置書き込み制御方式 | |
| JPH04268645A (ja) | トレースメモリ装置 |