JPS6367828A - デイジタル−アナログ変換装置 - Google Patents
デイジタル−アナログ変換装置Info
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- JPS6367828A JPS6367828A JP21198886A JP21198886A JPS6367828A JP S6367828 A JPS6367828 A JP S6367828A JP 21198886 A JP21198886 A JP 21198886A JP 21198886 A JP21198886 A JP 21198886A JP S6367828 A JPS6367828 A JP S6367828A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ディスク、テープ等の記録媒体から得られる
ディジタル信号をアナログ信号に変換するたぬに好適な
ディジタル−アナログ変換装置に関し、更に詳細には、
オフセット電圧を訓整することができるディジタル−ア
ナログ変換装置に関する。
ディジタル信号をアナログ信号に変換するたぬに好適な
ディジタル−アナログ変換装置に関し、更に詳細には、
オフセット電圧を訓整することができるディジタル−ア
ナログ変換装置に関する。
ＣＤプレーヤ等においてディジタル信号をアナログ信号
に変換する場合に、Ｄ／Ａ （ディジタル−アナログ）
変換器、この後に接続されるデグリッチ及び増幅回路等
のオフセット電圧が問題になる。オフセット電圧を除去
てろ之ぬに、従来は増幅回路ＫＤＣカット用コンデンサ
を接続てるか、又は地格・回路のＤＣゲインを零に設足
した。
に変換する場合に、Ｄ／Ａ （ディジタル−アナログ）
変換器、この後に接続されるデグリッチ及び増幅回路等
のオフセット電圧が問題になる。オフセット電圧を除去
てろ之ぬに、従来は増幅回路ＫＤＣカット用コンデンサ
を接続てるか、又は地格・回路のＤＣゲインを零に設足
した。
ところで、土述の如き手段（（よってオフセット電圧を
除去すると、アナログ信号のｍ泥分も゛同時に除去でれ
、直流からの再生が不可能Ｃ（なる。
除去すると、アナログ信号のｍ泥分も゛同時に除去でれ
、直流からの再生が不可能Ｃ（なる。
そこで１本発明の目的は、信号の直流分を除去せずにオ
フセット電圧を容易且つ硲実に低減することができるデ
ィジタル−アナログ変換装置を提供することにある。
フセット電圧を容易且つ硲実に低減することができるデ
ィジタル−アナログ変換装置を提供することにある。
上記問題虚ン解決し、上記目的を達成てるたぬの本発明
は、ディジタル情報信号入力回路と、ディジタル補正信
号発生回路と、前記入力回路から供給されるディジタル
情報信号と前記ディジタル補正信号発生回路から供給さ
れるディジタル補正信号とを加算する加算器と、前記加
算器の出力をアナログ借上に変換するディジタル−アナ
ログ変換手段とを具備し、前記ディジタル情報信号がゼ
ロの時に前記ディジタル−アナログ変換手段の出力がゼ
ロになるように、前記ディジタル補正信号ン設足するよ
つに構成てれていることを特徴とするディジタル−７ナ
ログ変換装置に係わるものである。
は、ディジタル情報信号入力回路と、ディジタル補正信
号発生回路と、前記入力回路から供給されるディジタル
情報信号と前記ディジタル補正信号発生回路から供給さ
れるディジタル補正信号とを加算する加算器と、前記加
算器の出力をアナログ借上に変換するディジタル−アナ
ログ変換手段とを具備し、前記ディジタル情報信号がゼ
ロの時に前記ディジタル−アナログ変換手段の出力がゼ
ロになるように、前記ディジタル補正信号ン設足するよ
つに構成てれていることを特徴とするディジタル−７ナ
ログ変換装置に係わるものである。
〔作 用〕
上記発明においては、オフセット電圧の調整ヲ７す０７
回路で行わずに、ディジタル＠路で・行っている。従っ
て、オフセット常圧を２又は微小値に￥ることン容謳且
つ確笑に達成てろことができろ。また、オフセット電圧
が実質的に発生しないので、出力増幅回路にＤＣカット
用コンデンサ等を設けることや、出力増幅回路において
ＤＣのゲインケ零にてることが不要となり、ＤＣからの
袴生が可能になる。
回路で行わずに、ディジタル＠路で・行っている。従っ
て、オフセット常圧を２又は微小値に￥ることン容謳且
つ確笑に達成てろことができろ。また、オフセット電圧
が実質的に発生しないので、出力増幅回路にＤＣカット
用コンデンサ等を設けることや、出力増幅回路において
ＤＣのゲインケ零にてることが不要となり、ＤＣからの
袴生が可能になる。
〔第１の実施例〕
次に、第１図に示す本発明の第１の実施例に係わるＣＤ
プレーヤのＩ） ／ Ａ Ｖ検装置を説明する。
プレーヤのＩ） ／ Ａ Ｖ検装置を説明する。
第１図において、（１）けディジクル情報信号入力回路
であり、コンパクト・ディスク（ＣＤ ）から得られる
オーディオ何台に対応した１６ビツトのディジタル情報
信号を差タリ形式て・出力するものである。
であり、コンパクト・ディスク（ＣＤ ）から得られる
オーディオ何台に対応した１６ビツトのディジタル情報
信号を差タリ形式て・出力するものである。
（２１＃：ｔ ディジタル補正信号発生回路であり、ラ
ッチ及びカウンタ回路（３１とこのラッチ及びカウンタ
回路＋３１ Ｋ ！絖されたクロック信号発生器（４）
とから成る。このディジタル補正（Ｕ号発生回路（２）
は、オフセット電圧をゼロにするために１６ビツトのデ
ィジタル神正信号ン出力する。ラッチ及びカウンタ回路
（３１ｉ、１６ビツトのバイナリカウンタとこの出力を
選択的にラッチするためのラッチ回路とから成る。
ッチ及びカウンタ回路（３１とこのラッチ及びカウンタ
回路＋３１ Ｋ ！絖されたクロック信号発生器（４）
とから成る。このディジタル補正（Ｕ号発生回路（２）
は、オフセット電圧をゼロにするために１６ビツトのデ
ィジタル神正信号ン出力する。ラッチ及びカウンタ回路
（３１ｉ、１６ビツトのバイナリカウンタとこの出力を
選択的にラッチするためのラッチ回路とから成る。
（５）は１６ビツトの全加算器であり、入力回路（１）
とラッチ及びカウンタ回路（３）とに接続され、１６ビ
ツトの情報信号と１６ビツトの補正信号とを加ン社のＩ
ＣであるＰＣＭ５３．ＩＰ−Ｖのよりなり／Ａｒｍ器（
７）と、デグリッチ（ｄｅｇｌ １ｔｃｈ ）及び増′
幅回路（８）とを含む。なお、増幅回路（８１は信号の
直流分をカットするコンデン′＋ｒを含筺ず、且つ直流
のゲインがゼロである様な特性にされていない。
とラッチ及びカウンタ回路（３）とに接続され、１６ビ
ツトの情報信号と１６ビツトの補正信号とを加ン社のＩ
ＣであるＰＣＭ５３．ＩＰ−Ｖのよりなり／Ａｒｍ器（
７）と、デグリッチ（ｄｅｇｌ １ｔｃｈ ）及び増′
幅回路（８）とを含む。なお、増幅回路（８１は信号の
直流分をカットするコンデン′＋ｒを含筺ず、且つ直流
のゲインがゼロである様な特性にされていない。
（９１はオフセット電圧検出用コンパレータであり。
一方の入力茄子がデグリッチ及び増幅回路（８）の出力
端子Ｋ Ｎ ａでれ、他方の入力端子がグランドに接続
でれ、出力端子がラッチ及びカウンタ回路（３）に接続
でｎでいろ。このコンパレータ（９）は、オフセット電
圧が９から正に転換することに応答して出力が低レベル
から高レベルに転換し、ラッチ及びカウンタ回路（３１
の出力をラッチでせるものである。
端子Ｋ Ｎ ａでれ、他方の入力端子がグランドに接続
でれ、出力端子がラッチ及びカウンタ回路（３）に接続
でｎでいろ。このコンパレータ（９）は、オフセット電
圧が９から正に転換することに応答して出力が低レベル
から高レベルに転換し、ラッチ及びカウンタ回路（３１
の出力をラッチでせるものである。
コンパレータ（９）の出力ラインとグランドとの間に接
続されたヌイツチＱＯＩは、オフセット補正ａ作の初期
に低レベル信号をラッチ及びカウンタ回路（３１に与え
るものである。
続されたヌイツチＱＯＩは、オフセット補正ａ作の初期
に低レベル信号をラッチ及びカウンタ回路（３１に与え
るものである。
第１図の装置のオフセット電圧を訓整する場合には、入
力回路（１１から供給するディジタル情報信号がゼロの
状態（停止状態）において１ｇｆ源を投入する。このＩ
＠弁投入に同期してリセット信号が発生し、ラッチ及び
カウンタ回路（３１がリセット式れる。これと同時にク
ロック信号発生器（４）からクロック信号がラッチ及び
カウンタ回路ｆ３＋Ｖｃ倶給ｉれ、ラッチ及びカウンタ
回路（３１はＤ ／ Ａ ｆ ＆−器（７１の最低出力
レベル（介の最高値）Ｋ対応するディジタル補正信号を
出力し、クロック信号入力毎に補正信号の個が大きくな
る。加算器（５１Ｋ： ！’１情報信号が入力していな
いので、補正信号がそのまま出刀し、Ｄ／Ａ変換器（７
）でアナログ信号に費換される。デグリッチ及び増幅回
路ｆ８１の出力には、補正信号に対応するアナログ成分
と、Ｄ／Ａ腎換器（７）からデグリッチ及び増幅回路（
８）までのオフセット電圧成分との和の出力が得られ、
コンパレータ（９）に入力する。この例ではラッチ及び
カウンタ回路（３１を最低から７ツブ動作ざセているの
で、コンパレータ（９）の非反転入力端子には会の信号
が入力し。
力回路（１１から供給するディジタル情報信号がゼロの
状態（停止状態）において１ｇｆ源を投入する。このＩ
＠弁投入に同期してリセット信号が発生し、ラッチ及び
カウンタ回路（３１がリセット式れる。これと同時にク
ロック信号発生器（４）からクロック信号がラッチ及び
カウンタ回路ｆ３＋Ｖｃ倶給ｉれ、ラッチ及びカウンタ
回路（３１はＤ ／ Ａ ｆ ＆−器（７１の最低出力
レベル（介の最高値）Ｋ対応するディジタル補正信号を
出力し、クロック信号入力毎に補正信号の個が大きくな
る。加算器（５１Ｋ： ！’１情報信号が入力していな
いので、補正信号がそのまま出刀し、Ｄ／Ａ変換器（７
）でアナログ信号に費換される。デグリッチ及び増幅回
路ｆ８１の出力には、補正信号に対応するアナログ成分
と、Ｄ／Ａ腎換器（７）からデグリッチ及び増幅回路（
８）までのオフセット電圧成分との和の出力が得られ、
コンパレータ（９）に入力する。この例ではラッチ及び
カウンタ回路（３１を最低から７ツブ動作ざセているの
で、コンパレータ（９）の非反転入力端子には会の信号
が入力し。
コンパレータ（９）の出力は低レベルとなる。コンパレ
ータ（９）から低レベル出力の発生が開始すれば。
ータ（９）から低レベル出力の発生が開始すれば。
ラッチ動作を制御することが可能になるので、スイッチ
ａ１をオフに制御する。補正信号がクロック毎に増大し
、これに応じてコンパレータ（９）の入力も増大し、コ
ンパレータ（９）の入力が角から正に転換すると、この
出力が低レベルから高レベルに転換し、ゼロクロスが検
出てれる。ラッチ及びカウンタ回ｊｌｆ５ （３１はコ
ンパレータ（９：の出力の高レベルへの転換に応答し、
この特産のカウンタの出力がラッチに保持でれ、これが
補正信号として加算器（５）に与えられる。もし、Ｄ／
Ａｆ換手段（６１におけるオフセット方圧がゼロであれ
ば、補正ａｌ−もゼロである。しかし、一般に汀数十ｍ
Ｖ以内のオフセット電圧が発生するので、これを打ち消
すようなディジタル補正信号がラッチされる。補正信号
のラッチが終了したら、スイッチａαが再びオンにする
。
ａ１をオフに制御する。補正信号がクロック毎に増大し
、これに応じてコンパレータ（９）の入力も増大し、コ
ンパレータ（９）の入力が角から正に転換すると、この
出力が低レベルから高レベルに転換し、ゼロクロスが検
出てれる。ラッチ及びカウンタ回ｊｌｆ５ （３１はコ
ンパレータ（９：の出力の高レベルへの転換に応答し、
この特産のカウンタの出力がラッチに保持でれ、これが
補正信号として加算器（５）に与えられる。もし、Ｄ／
Ａｆ換手段（６１におけるオフセット方圧がゼロであれ
ば、補正ａｌ−もゼロである。しかし、一般に汀数十ｍ
Ｖ以内のオフセット電圧が発生するので、これを打ち消
すようなディジタル補正信号がラッチされる。補正信号
のラッチが終了したら、スイッチａαが再びオンにする
。
しかる後、入力回路（１１から情報信号を加Ｘ器（５１
に供給すると、ラッチ及びカウンタ回路（３：から出力
でれる補正信号が情報信号に加算されてＤ／Ａ変換器（
７１の入力となる。これにより、オフセット電圧が除去
されたＤ／Ａ変換出カケ得ることができる。
に供給すると、ラッチ及びカウンタ回路（３：から出力
でれる補正信号が情報信号に加算されてＤ／Ａ変換器（
７１の入力となる。これにより、オフセット電圧が除去
されたＤ／Ａ変換出カケ得ることができる。
オフセット電圧は、ディジタル回路側で補正されるので
、デグリッチ及び増幅回路ｆ８１において。
、デグリッチ及び増幅回路ｆ８１において。
１ｉ（ＤＣ）カット用コンデンサを設けたり、ＤＣゲイ
ンをゼＯＫしたりすることは不要である。
ンをゼＯＫしたりすることは不要である。
このため、ＤＣからの再生が可能になり、ディジタル情
報信号に対して忠実度の高い了すａグ情報信号を得るこ
とができる。
報信号に対して忠実度の高い了すａグ情報信号を得るこ
とができる。
なお、補正信号を決定するための動作ケ、電諒投入に同
期して行わずに、工場から出荷する前＆？おけるｙＡ整
工程のみで行うようにしてイ）よいし、任意の時間に行
うようにしてもよい。
期して行わずに、工場から出荷する前＆？おけるｙＡ整
工程のみで行うようにしてイ）よいし、任意の時間に行
うようにしてもよい。
〔第２の実施例〕
次に１本発明の第２の実施例に係わるＤ／Ａ変換装置を
第２図によって説明する。但し、第１図と共通する部分
には同一の符号を付して、その説明〉省略する。
第２図によって説明する。但し、第１図と共通する部分
には同一の符号を付して、その説明〉省略する。
第２図の装置は、ディジタルクリップ回路α１）と。
これを制御する回路を含む。このクリップ回路０υは、
情報信号と補正信号との和が、１６ビツトの全加算器（
５１及び１６ビツトのＤ／Ａ変換器器（７）のダイナミ
ックレンジ以上になることン阻止するために設けられて
いる。オフセット電圧を″敬十ｍＶ以内に制限すること
は容易であり、補正信号を加算することによるダイナミ
ックレンジの圧迫は０．１ｄＢ程度であるので、通常の
入力レベルでは殆んど問題が生じないが、まれに、加方
器（５）がオーバーフローすると非常に大きなノイズを
発生する。
情報信号と補正信号との和が、１６ビツトの全加算器（
５１及び１６ビツトのＤ／Ａ変換器器（７）のダイナミ
ックレンジ以上になることン阻止するために設けられて
いる。オフセット電圧を″敬十ｍＶ以内に制限すること
は容易であり、補正信号を加算することによるダイナミ
ックレンジの圧迫は０．１ｄＢ程度であるので、通常の
入力レベルでは殆んど問題が生じないが、まれに、加方
器（５）がオーバーフローすると非常に大きなノイズを
発生する。
そこでクリップ回路Ｑｌｌげこの柚のノイズを低減する
ために設けられている。この例でと、入力回路（１１及
びラッチ及びカウンタ回路（３）から２の補数コード（
２’ｓフンプリメントコード）でディジタル信号を発生
させる。クリップ回ｊ３Ｑ１１は２の補数コードにおけ
る１６ビツトの正の最大値を示す信号［０１１１・・・
・・・１〕を得るために１６個のＯＲゲー トＯＲＩ〜
ＯＲ４ｇ ト、インバータＩ ＮＶ ト？含ミ。
ために設けられている。この例でと、入力回路（１１及
びラッチ及びカウンタ回路（３）から２の補数コード（
２’ｓフンプリメントコード）でディジタル信号を発生
させる。クリップ回ｊ３Ｑ１１は２の補数コードにおけ
る１６ビツトの正の最大値を示す信号［０１１１・・・
・・・１〕を得るために１６個のＯＲゲー トＯＲＩ〜
ＯＲ４ｇ ト、インバータＩ ＮＶ ト？含ミ。
更に２の補数コードにおける１６ビツトの会の最大値を
示す信号（１０００・・・・・・０〕ン得るための】つ
のＮＡＮＤゲートＮ１と１５のＡＮＤゲートＡ２〜Ａ１
１ｌを含む。加算器（５１のＭＳＨの出力ラインがイン
バータ１へＶを介して（ＪＲゲー）ＯＲ，に接続され２
８Ｂ−ＬＳＢの出力ラインがＯＲゲートＯＲ，〜ＯＲ，
，ｃｇ９に接続され、各ＯＲゲートＯＲ１〜ＯＲ，，の
他の入力端子は制御ライン（１２１ＶＣ接続てれている
。各ＯＲゲートＯＲ，〜ＯＲ，，の出力＃−ｔＮＡＮＤ
ゲ ）Ｎ＋とＡＮＤゲ ｈＡ２〜Ａ＋ｓの Ｍの入力端
子に接ｆｃ−Ｊれ、これ等の佃万の入力端子には制御ラ
イン側が接続ブれでいる。従って、制御ライン０ｚが論
理“１”（市レベル）で、制御ライン側も論理°Ｊ”の
時には、ＯＲ，〜０１（ｒｅの全呂刀が°１″、ＮＡＮ
ＤゲートＮ１の出力が°０”、ＡＮＤゲ−） Ａ、〜Ａ
Ｉ６の出力が１となＯ１結局、クリップ回路αＤから［
０１１１・・・・・・１〕の出力（２の補数コードの最
大値）が得られる。−万、２つの制御ライ：ｙ ｆｉ２
１ｃ１３１ ｉ１共１ｃ”ｏ″の時ＪＣＨ１ＮＡＮＤゲ
−）Ｎ１の出力が“１″、ＡＮＤゲートＡ２〜Ａ ）６
が＠０”となり、結局、クリップ回路（Ｉｌｌから［１
０００・・・・・・０〕の出力（２の補数コードの最小
値）が得られる。
示す信号（１０００・・・・・・０〕ン得るための】つ
のＮＡＮＤゲートＮ１と１５のＡＮＤゲートＡ２〜Ａ１
１ｌを含む。加算器（５１のＭＳＨの出力ラインがイン
バータ１へＶを介して（ＪＲゲー）ＯＲ，に接続され２
８Ｂ−ＬＳＢの出力ラインがＯＲゲートＯＲ，〜ＯＲ，
，ｃｇ９に接続され、各ＯＲゲートＯＲ１〜ＯＲ，，の
他の入力端子は制御ライン（１２１ＶＣ接続てれている
。各ＯＲゲートＯＲ，〜ＯＲ，，の出力＃−ｔＮＡＮＤ
ゲ ）Ｎ＋とＡＮＤゲ ｈＡ２〜Ａ＋ｓの Ｍの入力端
子に接ｆｃ−Ｊれ、これ等の佃万の入力端子には制御ラ
イン側が接続ブれでいる。従って、制御ライン０ｚが論
理“１”（市レベル）で、制御ライン側も論理°Ｊ”の
時には、ＯＲ，〜０１（ｒｅの全呂刀が°１″、ＮＡＮ
ＤゲートＮ１の出力が°０”、ＡＮＤゲ−） Ａ、〜Ａ
Ｉ６の出力が１となＯ１結局、クリップ回路αＤから［
０１１１・・・・・・１〕の出力（２の補数コードの最
大値）が得られる。−万、２つの制御ライ：ｙ ｆｉ２
１ｃ１３１ ｉ１共１ｃ”ｏ″の時ＪＣＨ１ＮＡＮＤゲ
−）Ｎ１の出力が“１″、ＡＮＤゲートＡ２〜Ａ ）６
が＠０”となり、結局、クリップ回路（Ｉｌｌから［１
０００・・・・・・０〕の出力（２の補数コードの最小
値）が得られる。
非クリップ状態においては、制御ラインα２が“０”、
制御ラインα３１が°１ゝになり、加算器（５）の出力
は変更されずにＤ／Ａｆ換器（７）に送られる。
制御ラインα３１が°１ゝになり、加算器（５）の出力
は変更されずにＤ／Ａｆ換器（７）に送られる。
クリップ回路α１）を制御するための制御ラインＱ２ａ
３の信号は、第１及び第２の１７ビツト変換回路α４１
Ｃ１５１と、１７ビツト全加算器（１６１と、第１及び
第２のコンパレータＱ７） ａｓと、最大値発生回路ａ
９と、最小値発生回路■とから成る。
３の信号は、第１及び第２の１７ビツト変換回路α４１
Ｃ１５１と、１７ビツト全加算器（１６１と、第１及び
第２のコンパレータＱ７） ａｓと、最大値発生回路ａ
９と、最小値発生回路■とから成る。
第１及び第２の１７ビツト費換回路Ｑ４１ （１５＋は
、入力回路ｆｉ＋及びラッチ及びカウンタ回路（３１か
ら得られる１６ビツトの信号が正しベルタ示す場合にば
ＮＩＳ Ｂ 、ｌ：りも上に＠Ｏ”ケ付加して１７ビツ
トとし。
、入力回路ｆｉ＋及びラッチ及びカウンタ回路（３１か
ら得られる１６ビツトの信号が正しベルタ示す場合にば
ＮＩＳ Ｂ 、ｌ：りも上に＠Ｏ”ケ付加して１７ビツ
トとし。
負レベルを示す時にはＭ Ｓ Ｂよりも上に１］”を付
加して１７ビツトとする。１７ビツト全加算器（１６１
は、第］及び第２の１７ビツト変換回路Ｑ４１ ａｓの
出力データを加算し、第１及び第２の】７ビツトバイナ
リコンバレータαηα＆に送る。
加して１７ビツトとする。１７ビツト全加算器（１６１
は、第］及び第２の１７ビツト変換回路Ｑ４１ ａｓの
出力データを加算し、第１及び第２の】７ビツトバイナ
リコンバレータαηα＆に送る。
最大値発生回路（１９は、２の補数コードの１６ビツト
信号の最大値［０１１１・・・・・・１〕のＭＳＢより
も上に°０”を付加した１７ビツトの最大値データを（
００１１１・・・・・・１〕をコンパレータａ７）に与
え、最小値発生回路■は、２の補数コードの１６ビツト
信号の最小値［１０００・・・・・・Ｏ〕のＭＳＢより
も上に“】”を付加しｆｃ１７ビツトの最小値デーｌ［
１］０００・・・・・・Ｏ″ｌ”＆コンパレータ０＆に
与エル。第１のコンパレータαＤは入力回路（１）から
発生する２の補数コードの情報信号とラッチ及びカウン
タ回路（３１から発生する２の補数コードの補正信号と
の加算値が最大値を超えろ場合に制御ラインＣ１２１に
’］”＆送出する。第２のコンパレータ０＆１１、上記
の情報信号と補正信号との加算値が最小値よりも小ざく
なる場合に＠０”を発生する。なお、オフセット電圧の
補正信号の設定は、第１図と同一に行われる。
信号の最大値［０１１１・・・・・・１〕のＭＳＢより
も上に°０”を付加した１７ビツトの最大値データを（
００１１１・・・・・・１〕をコンパレータａ７）に与
え、最小値発生回路■は、２の補数コードの１６ビツト
信号の最小値［１０００・・・・・・Ｏ〕のＭＳＢより
も上に“】”を付加しｆｃ１７ビツトの最小値デーｌ［
１］０００・・・・・・Ｏ″ｌ”＆コンパレータ０＆に
与エル。第１のコンパレータαＤは入力回路（１）から
発生する２の補数コードの情報信号とラッチ及びカウン
タ回路（３１から発生する２の補数コードの補正信号と
の加算値が最大値を超えろ場合に制御ラインＣ１２１に
’］”＆送出する。第２のコンパレータ０＆１１、上記
の情報信号と補正信号との加算値が最小値よりも小ざく
なる場合に＠０”を発生する。なお、オフセット電圧の
補正信号の設定は、第１図と同一に行われる。
第２図の装置では、情報信号と補正信号とを加算する加
算器（５）がオーバーフローしても、折り返し動作によ
って真の加算値と大幅に相違する出力の発生が防止ぢれ
、真の加算値に近い１６ビツトの最大又は最小値乞出力
することができろ。この結果、オーバー７０−が生じて
も大食な雑音が発生しない。
算器（５）がオーバーフローしても、折り返し動作によ
って真の加算値と大幅に相違する出力の発生が防止ぢれ
、真の加算値に近い１６ビツトの最大又は最小値乞出力
することができろ。この結果、オーバー７０−が生じて
も大食な雑音が発生しない。
〔第３の実施例〕
次に、第３図に示す本発明の第３の実施例のＤ／Ａ変換
装置を説明する。但し、第１図及び第２図と共通する部
分ＶＣは同一の符号を付してその説明を省略する。第３
図の１７ビツト全加算器（５ａ）は、第２図の１６ビツ
ト全加ｉ器（５）と】７ビツト全加算器側との両方の働
きケなす。１７ビツト全加算器（５ａ）からに】７ビツ
トが出力されるが、最上桁の１ビツトケ除いて残りの１
６ビツトケ取り出せば、第２図の１６ビツト全加算器（
５）の出力と同じものが得られる。従って、クリップ回
路（Ｉｌｌには１７ビツトのデータのｈ１８ Ｂを除い
た１６ビツトを入力で七る。−万、コンパレータ（！７
１ ｕに汀、加算器（５ａ）の１７ビツトをそのまま人
力させる。
装置を説明する。但し、第１図及び第２図と共通する部
分ＶＣは同一の符号を付してその説明を省略する。第３
図の１７ビツト全加算器（５ａ）は、第２図の１６ビツ
ト全加ｉ器（５）と】７ビツト全加算器側との両方の働
きケなす。１７ビツト全加算器（５ａ）からに】７ビツ
トが出力されるが、最上桁の１ビツトケ除いて残りの１
６ビツトケ取り出せば、第２図の１６ビツト全加算器（
５）の出力と同じものが得られる。従って、クリップ回
路（Ｉｌｌには１７ビツトのデータのｈ１８ Ｂを除い
た１６ビツトを入力で七る。−万、コンパレータ（！７
１ ｕに汀、加算器（５ａ）の１７ビツトをそのまま人
力させる。
これにより、第２図と同一のクリップ動作が可能になる
。
。
〔第４の実施例〕
次に、第４図に示す本発明の第４の実施例のＤ／Ａｆ換
装置を説明する。但し、第１図１〜第３１と共通する部
分には同一の符号を付してその説明を省略する。この第
４図では、第２図及び第３図と同様にクリップ回路ａＵ
Ｖ股ばて情報信号と補正信号との力り算イ直のオーバー
７０−による問題′？解決している他に、クリップによ
って除かれた分を検出し、こＴ′ＬをＤ／Ａ変候した後
に、主信号に加算している。手記動作２行うために、第
１及び絹２のクリップ量検出用加算器（］ ７ａ ＞（
］ ８ａ）と、最大値２の補数発生回路（１９ａ）と、
最小値２の補２夕発生回＆！１（２０ａ）と、正９のク
リップ判定用インバータ１１）のと、クリップ量抽出用
ゲートｏｃｔａと、ＯＲゲ−ト■と、】２ビツトＤ／Ａ
ｆ換器（イ）と、クリップ分加算器翰とを有する。
装置を説明する。但し、第１図１〜第３１と共通する部
分には同一の符号を付してその説明を省略する。この第
４図では、第２図及び第３図と同様にクリップ回路ａＵ
Ｖ股ばて情報信号と補正信号との力り算イ直のオーバー
７０−による問題′？解決している他に、クリップによ
って除かれた分を検出し、こＴ′ＬをＤ／Ａ変候した後
に、主信号に加算している。手記動作２行うために、第
１及び絹２のクリップ量検出用加算器（］ ７ａ ＞（
］ ８ａ）と、最大値２の補数発生回路（１９ａ）と、
最小値２の補２夕発生回＆！１（２０ａ）と、正９のク
リップ判定用インバータ１１）のと、クリップ量抽出用
ゲートｏｃｔａと、ＯＲゲ−ト■と、】２ビツトＤ／Ａ
ｆ換器（イ）と、クリップ分加算器翰とを有する。
入力回路（１）とラッチ及びカウンタ回路（３１からは
。
。
第２図及び第３図の場合と同様に２の補数コードで１６
ビツト信号が出力し、正レベルデータに対してはＭＳＢ
の上に１０”を付加し、負レベルデータに対してはＭＳ
Ｂの上に＠］”？付加して１７ビツトにｆ換し、加算
器（５ａ）ＶＣ人力ζセる。クリップ回路αＩＨＣは最
上桁の１ビツトを取り除いて１６ビツト！入力はせる。
ビツト信号が出力し、正レベルデータに対してはＭＳＢ
の上に１０”を付加し、負レベルデータに対してはＭＳ
Ｂの上に＠］”？付加して１７ビツトにｆ換し、加算
器（５ａ）ＶＣ人力ζセる。クリップ回路αＩＨＣは最
上桁の１ビツトを取り除いて１６ビツト！入力はせる。
最大値２の補数回路Ｎ９ａ）は、１６ビツトの最大値［
０１１１・・・・・・１］の八１ＳＢよりも上に１０”
を付加し次１７ビツトの最大値データ［００１１１・・
・・・・］〕の２の補数〔］１０００・・・・・・０】
〕を発生する。このように２の補数を作るのは、加算器
（３７ａ ）を減算器代りに使用する之めである。この
様に最大値Ｚ２の補数に変換すれば、最大値の極性ン狛
Ｋｍ”換したと同等になる。最小値２の補数回路（２０
ａ ）は、１６ビツトの最小値［１０００・・・・・・
０〕の？１ｉ４８ＢよＯも上に＠１”を付加した】７ビ
ツトの最小値データ〔１］０００・・・・・・０〕の２
の補数〔０］００・・・・・・ｏｌを発生する。
０１１１・・・・・・１］の八１ＳＢよりも上に１０”
を付加し次１７ビツトの最大値データ［００１１１・・
・・・・］〕の２の補数〔］１０００・・・・・・０】
〕を発生する。このように２の補数を作るのは、加算器
（３７ａ ）を減算器代りに使用する之めである。この
様に最大値Ｚ２の補数に変換すれば、最大値の極性ン狛
Ｋｍ”換したと同等になる。最小値２の補数回路（２０
ａ ）は、１６ビツトの最小値［１０００・・・・・・
０〕の？１ｉ４８ＢよＯも上に＠１”を付加した】７ビ
ツトの最小値データ〔１］０００・・・・・・０〕の２
の補数〔０］００・・・・・・ｏｌを発生する。
１７ビツト全加算器（１７ａ）は、前段の全加算器（５
ａ）から得られろ】７ビツトの出力と最大値２の補数口
１Ｎ３（１９ａ）から得られる１７ビツトの出力とを加
算する。既に説明した様に一方の入力が２の補数とてれ
ているので、加算器（１７ａ）からは、最大値（クリッ
プレベル）と加算器（５ａ）の出方との減算出力を得る
ことができる。加算器（１７ａ）の１７ビツト出力のＭ
Ｓ ＢをインバータＱＤで反転したものが １ であ
れば、加Ｘ器（５ａ）の出力２５１６ビツトヲオーバー
フローしていることを示すので、クリップ回路（１１１
を動作きセ、１６ビツトの最大値１”Ｏ］］１・・・・
・・】〕を出力ばせる。また、加算器（１８ａ）の１７
ビツト出力のＭ Ｓ Ｂ Ｙインバータ■で反転したも
のが°０”であれば、加算器（５ａ）の出力が最小レベ
ルよりも低いことを示すので、１６ビツトの最小値［１
０００・山・・０〕をクリップ回路０】）から出力でセ
る。これにより、第２図及び第３図と同様なりリップ動
作が達成される。
ａ）から得られろ】７ビツトの出力と最大値２の補数口
１Ｎ３（１９ａ）から得られる１７ビツトの出力とを加
算する。既に説明した様に一方の入力が２の補数とてれ
ているので、加算器（１７ａ）からは、最大値（クリッ
プレベル）と加算器（５ａ）の出方との減算出力を得る
ことができる。加算器（１７ａ）の１７ビツト出力のＭ
Ｓ ＢをインバータＱＤで反転したものが １ であ
れば、加Ｘ器（５ａ）の出力２５１６ビツトヲオーバー
フローしていることを示すので、クリップ回路（１１１
を動作きセ、１６ビツトの最大値１”Ｏ］］１・・・・
・・】〕を出力ばせる。また、加算器（１８ａ）の１７
ビツト出力のＭ Ｓ Ｂ Ｙインバータ■で反転したも
のが°０”であれば、加算器（５ａ）の出力が最小レベ
ルよりも低いことを示すので、１６ビツトの最小値［１
０００・山・・０〕をクリップ回路０】）から出力でセ
る。これにより、第２図及び第３図と同様なりリップ動
作が達成される。
一方、クリップによって失われたデータを再生するため
に、クリップ回路Ｑｌｌが動作している時には、インバ
ータ（２１）の出力とインバータωの入力側信号とによ
ってデートノ（２）を開き、クリップで失われたデータ
ケＯＲゲートωを介してＤ／Ａ変換器■に入れ、クリッ
プ分をアナログ信号１ｆｃｆ換し。
に、クリップ回路Ｑｌｌが動作している時には、インバ
ータ（２１）の出力とインバータωの入力側信号とによ
ってデートノ（２）を開き、クリップで失われたデータ
ケＯＲゲートωを介してＤ／Ａ変換器■に入れ、クリッ
プ分をアナログ信号１ｆｃｆ換し。
加算器（５）で原信号に重畳する。１２ビットＤ／Ａ変
換器缶は、アナログ出力電圧を２ｖｒｍ５としたとき±
１７５ｍＶまでのオフセット電圧を補正し得る。なお、
１２ピツ） Ｄ／Ａ賛換器■には、加算器（］７ａ）（
１８ａ）の１７ビツト出力の中の１２ビツトのみを入力
ざセる。
換器缶は、アナログ出力電圧を２ｖｒｍ５としたとき±
１７５ｍＶまでのオフセット電圧を補正し得る。なお、
１２ピツ） Ｄ／Ａ賛換器■には、加算器（］７ａ）（
１８ａ）の１７ビツト出力の中の１２ビツトのみを入力
ざセる。
本発明は上述の実施例に限定でれるものでなく。
変形可能なものである。例えは、オフセット電圧ＶＤ／
Ａ変換器（７１の出力で検出してもよい。ＩＬラッチ及
びカウンタ回路（３：の部分Ｋ ＲＯＮ１を設け、補正
信号をＲＯλ１に書き込み、この補正信号を加３１器＋
５１ＶＣ与えるようにしてもよい。
Ａ変換器（７１の出力で検出してもよい。ＩＬラッチ及
びカウンタ回路（３：の部分Ｋ ＲＯＮ１を設け、補正
信号をＲＯλ１に書き込み、この補正信号を加３１器＋
５１ＶＣ与えるようにしてもよい。
上述から明らかな如く１本発明によれば、オフセラ）［
圧を正確且つ容易に低減させることかできる。そして、
オフセラ）を圧の低減がディジタル信号側で行われてい
るので、情報信号の直流分を失うことなしに、オフセッ
ト電圧を除去することが可能になる。
圧を正確且つ容易に低減させることかできる。そして、
オフセラ）を圧の低減がディジタル信号側で行われてい
るので、情報信号の直流分を失うことなしに、オフセッ
ト電圧を除去することが可能になる。
第１図は本発明の第１の実施例のＤ／Ａ変換装ｆｊｔン
示す回路図、 第２図は本発明の第２の実施例のＬ）／Ａ変変電を火示
す回路図。 第３因は本発明の第３の実施例のＤ／Ａ変換装置を示す
回路図。 第４図は本発明の第４の実施例のＤ／Ａ変換装ｆｆを示
す回路図である。 ＋Ｉ＋・・・入力回路、（２）・・・補正信号発生回路
、（３）・・・ラッチ及びカウンタ回路、（５）・・・
加算器、（６）・・・Ｄ／ＡＫ 挟手段、 ＋９１・・
・コンパレータ。
示す回路図、 第２図は本発明の第２の実施例のＬ）／Ａ変変電を火示
す回路図。 第３因は本発明の第３の実施例のＤ／Ａ変換装置を示す
回路図。 第４図は本発明の第４の実施例のＤ／Ａ変換装ｆｆを示
す回路図である。 ＋Ｉ＋・・・入力回路、（２）・・・補正信号発生回路
、（３）・・・ラッチ及びカウンタ回路、（５）・・・
加算器、（６）・・・Ｄ／ＡＫ 挟手段、 ＋９１・・
・コンパレータ。
Claims (2)
- （１）ディジタル情報信号入力回路と、 ディジタル補正信号発生回路と、 前記入力回路から供給されるディジタル情報信号と前記
ディジタル補正信号発生回路から供給されるディジタル
補正信号とを加算する加算器と、前記加算器の出力をア
ナログ信号に変換するディジタル−アナログ変換手段と
、 を具備し、前記ディジタル情報信号がゼロの時に前記デ
ィジタル−アナログ変換手段の出力がゼロになるように
、前記ディジタル補正信号を設定するように構成されて
いることを特徴とするディジタル−アナログ変換装置。 - （２）前記ディジタル−アナログ変換手段は、ディジタ
ル・アナログ変換器と、この変換器の出力に接続された
デグリツチ及び増幅回路とを含むものである特許請求の
範囲第１項記載のディジタル−アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21198886A JPS6367828A (ja) | 1986-09-09 | 1986-09-09 | デイジタル−アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21198886A JPS6367828A (ja) | 1986-09-09 | 1986-09-09 | デイジタル−アナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367828A true JPS6367828A (ja) | 1988-03-26 |
Family
ID=16615031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21198886A Pending JPS6367828A (ja) | 1986-09-09 | 1986-09-09 | デイジタル−アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6367828A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319428A (ja) * | 1989-06-15 | 1991-01-28 | Tlv Co Ltd | Ｄ／ａ変換器の校正方法 |
| JPH04245717A (ja) * | 1990-08-22 | 1992-09-02 | Crystal Semiconductor Corp | Ｄ／ａコンバータのｄｃオフセットキャリブレーション方法とｄ／ａコンバータのｄｃオフセットキャリブレーションシステム |
| US5894280A (en) * | 1997-02-05 | 1999-04-13 | Vlsi Technology, Inc. | Digital to analog converter offset autocalibration system in a digital synthesizer integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180229A (en) * | 1981-04-30 | 1982-11-06 | Hitachi Ltd | Digital-to-analog converter |
| JPS58117723A (ja) * | 1981-12-31 | 1983-07-13 | Advantest Corp | Ｄａ変換装置 |
-
1986
- 1986-09-09 JP JP21198886A patent/JPS6367828A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180229A (en) * | 1981-04-30 | 1982-11-06 | Hitachi Ltd | Digital-to-analog converter |
| JPS58117723A (ja) * | 1981-12-31 | 1983-07-13 | Advantest Corp | Ｄａ変換装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319428A (ja) * | 1989-06-15 | 1991-01-28 | Tlv Co Ltd | Ｄ／ａ変換器の校正方法 |
| JPH04245717A (ja) * | 1990-08-22 | 1992-09-02 | Crystal Semiconductor Corp | Ｄ／ａコンバータのｄｃオフセットキャリブレーション方法とｄ／ａコンバータのｄｃオフセットキャリブレーションシステム |
| US5894280A (en) * | 1997-02-05 | 1999-04-13 | Vlsi Technology, Inc. | Digital to analog converter offset autocalibration system in a digital synthesizer integrated circuit |
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