JPH0652869B2 - デジタル／アナログ変換器 - Google Patents
デジタル／アナログ変換器Info
- Publication number
- JPH0652869B2 JPH0652869B2 JP1108467A JP10846789A JPH0652869B2 JP H0652869 B2 JPH0652869 B2 JP H0652869B2 JP 1108467 A JP1108467 A JP 1108467A JP 10846789 A JP10846789 A JP 10846789A JP H0652869 B2 JPH0652869 B2 JP H0652869B2
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- JP
- Japan
- Prior art keywords
- data
- digital
- circuit
- analog converter
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル／アナログ変換器（以下Ｄ／Ａ変換
器）の改良に関し、オーディオデータのＤ／Ａ変換に良
好なＤ／Ａ変換器に関するものである。
器）の改良に関し、オーディオデータのＤ／Ａ変換に良
好なＤ／Ａ変換器に関するものである。
従来よりオーディオ信号等のデジタルデータをアナログ
変換する場合、Ｄ／Ａ変換器が用いられている。この様
なＤ／Ａ変換器においてＤ／Ａ変換時の誤差に最も悪影
響を与えるものはＭＳＢの誤差である。すなわちＭＳＢ
は、出力アナログ信号の極性ビットに相当するため、ゼ
ロクロス点におけるゼロクロス歪（第４図に示す）の原
因となり特に出力レベルが小さい場合に聴感上大きな影
響を与え問題となっていた。本発明は極性反転時に発生
するこの様なゼロクロス歪を聴感上少なくする事を目的
としてなすものである。
変換する場合、Ｄ／Ａ変換器が用いられている。この様
なＤ／Ａ変換器においてＤ／Ａ変換時の誤差に最も悪影
響を与えるものはＭＳＢの誤差である。すなわちＭＳＢ
は、出力アナログ信号の極性ビットに相当するため、ゼ
ロクロス点におけるゼロクロス歪（第４図に示す）の原
因となり特に出力レベルが小さい場合に聴感上大きな影
響を与え問題となっていた。本発明は極性反転時に発生
するこの様なゼロクロス歪を聴感上少なくする事を目的
としてなすものである。
本発明は入力データにバイアスデータを加算および減算
をした２つのデータを作る手段と、加算又は減算によっ
てその結果が所定レベルをこえる範囲ではバイアスデー
タをゼロとなす手段とを有し両データを合成してひとつ
のアナログ出力を得ることを特長としたＤ／Ａ変換器で
ある。
をした２つのデータを作る手段と、加算又は減算によっ
てその結果が所定レベルをこえる範囲ではバイアスデー
タをゼロとなす手段とを有し両データを合成してひとつ
のアナログ出力を得ることを特長としたＤ／Ａ変換器で
ある。
本発明は上記の構成によって２つのデータをＤ／Ａ変換
する際元のゼロクロス点近傍では２つのデータはＭＢＳ
の反転は起こらない。すなわち、ＭＳＢのＤ／Ａ変換誤
差に基づく歪は、上記２つのデータでは、元のデータの
ゼロクロス点以外のレベルに対応する位置で発生するこ
とになる。従ってゼロクロス歪はゼロレベル付近以外の
高レベルで発生することになり聴感上耳につきにくい。
する際元のゼロクロス点近傍では２つのデータはＭＢＳ
の反転は起こらない。すなわち、ＭＳＢのＤ／Ａ変換誤
差に基づく歪は、上記２つのデータでは、元のデータの
ゼロクロス点以外のレベルに対応する位置で発生するこ
とになる。従ってゼロクロス歪はゼロレベル付近以外の
高レベルで発生することになり聴感上耳につきにくい。
本発明はＣＤプレーヤのＤ／Ａ変換部に用いた一実施例
について説明する。
について説明する。
第１図は本発明のブロックダイヤグラムで、第２図は入
・出力を示す図である。光ピックアップより１６ビット
のデジタル信号が信号処理系及びデジタルフィルターを
介した後１６ビット＋αビットのシリアルデータ入力と
してシリアル−パラレル変換器１に入力されパラレルデ
ータＡに変換する。後段で加算または減算によって結果
が所定レベルを越えるかどうかを検出するためプリセッ
ト５，６によってあらかじめプリセットされたデータと
比較するオーバフロー検出器２とアンダーフロー検出器
３を設けオーバーフロー又はアンダーフローが検出され
た場合にオア回路４を介して、パラレル電圧Ａにあらか
じめプリセット７でプリセットされた値例えば７ビット
に設定した７ビットデータＢを加算または減算する加算
器８，減算器９のコントロール入力Ｃに対し演算禁止を
伝え加算器８又は減算器９はプリセット７のプリセット
値を加算又は減算せずそのままデータＡを出力する。プ
リセット５及び６を７ビットに設定し７ビットのデジタ
ル値を加えてもオーバーフローしない所定レベル以内で
は加算器８及び減算器９は常にプリセット７のプリット
値７ビットのデジタル値を加算・減算する。加算器８，
減算器９の出力データＤ１，Ｄ２はそれぞれパラレル・
シリアル変換器１０，１１でパラレル・シリアル変換さ
れ（Ｄ／Ａコンバータがパラレル入力タイプであれば不
要でる）Ｄ／Ａコンバータ１２，１３に入力される。Ｄ
Ａコンバータ１２，１３によりそれぞれプリセットによ
るバイアスのかかったデータＤ１，Ｄ２がＤ／Ａ変換さ
れたアナログデータＥ１，Ｅ２が加算器１４で合成Ｆ＝
Ｅ１＋Ｅ２され、ひとつのアナログ出力Ｆとなる。加算
器１４はデジタルデータＤ１，Ｄ２の片側を反転させＤ
／Ａ変換後、差動増幅構成にしてももちろん良い。従っ
て入力信号がバイアス値以下ではゼロクロス歪が生じな
いデジタルアナログ変換器を提供することができる。
・出力を示す図である。光ピックアップより１６ビット
のデジタル信号が信号処理系及びデジタルフィルターを
介した後１６ビット＋αビットのシリアルデータ入力と
してシリアル−パラレル変換器１に入力されパラレルデ
ータＡに変換する。後段で加算または減算によって結果
が所定レベルを越えるかどうかを検出するためプリセッ
ト５，６によってあらかじめプリセットされたデータと
比較するオーバフロー検出器２とアンダーフロー検出器
３を設けオーバーフロー又はアンダーフローが検出され
た場合にオア回路４を介して、パラレル電圧Ａにあらか
じめプリセット７でプリセットされた値例えば７ビット
に設定した７ビットデータＢを加算または減算する加算
器８，減算器９のコントロール入力Ｃに対し演算禁止を
伝え加算器８又は減算器９はプリセット７のプリセット
値を加算又は減算せずそのままデータＡを出力する。プ
リセット５及び６を７ビットに設定し７ビットのデジタ
ル値を加えてもオーバーフローしない所定レベル以内で
は加算器８及び減算器９は常にプリセット７のプリット
値７ビットのデジタル値を加算・減算する。加算器８，
減算器９の出力データＤ１，Ｄ２はそれぞれパラレル・
シリアル変換器１０，１１でパラレル・シリアル変換さ
れ（Ｄ／Ａコンバータがパラレル入力タイプであれば不
要でる）Ｄ／Ａコンバータ１２，１３に入力される。Ｄ
Ａコンバータ１２，１３によりそれぞれプリセットによ
るバイアスのかかったデータＤ１，Ｄ２がＤ／Ａ変換さ
れたアナログデータＥ１，Ｅ２が加算器１４で合成Ｆ＝
Ｅ１＋Ｅ２され、ひとつのアナログ出力Ｆとなる。加算
器１４はデジタルデータＤ１，Ｄ２の片側を反転させＤ
／Ａ変換後、差動増幅構成にしてももちろん良い。従っ
て入力信号がバイアス値以下ではゼロクロス歪が生じな
いデジタルアナログ変換器を提供することができる。
本発明によれば入力データにバイアスを加算，減算する
ことによりＭＳＢの変化点を０から変えることができ、
特にバイアス値以下の低レベルにおいてはＭＳＢの変化
は起きないのでＭＳＢの反転によるゼロクロス歪をなく
すことができる。またバイアス値以上のレベルであって
も加算側と減算側ではゼロクロス歪の発生する点が異な
るため合成した時の歪の量としても少なくすることがで
きる。
ことによりＭＳＢの変化点を０から変えることができ、
特にバイアス値以下の低レベルにおいてはＭＳＢの変化
は起きないのでＭＳＢの反転によるゼロクロス歪をなく
すことができる。またバイアス値以上のレベルであって
も加算側と減算側ではゼロクロス歪の発生する点が異な
るため合成した時の歪の量としても少なくすることがで
きる。
第１図は本発明の一実施例を示すブロック図、第２図は
入力−出力を説明するための図、第３図は波形を説明す
るための図で（Ａ）は加算（Ｂ）は減算（Ｃ）は合成波
形及びゼロクロス歪を示す。第４図は従来例のゼロクロ
ス歪を示す波形図である。 １……シリアルパラレル変換器 ２……オーバーフロー検出器 ３……アンダーフロー検出器 ４……オア回路 ５，６，７……プリセット回路 ８……加算器 ９……減算器 １０，１１……パラレル・シリアル変換器 １２，１３……Ｄ／Ａコンバータ １４……加算器である。
入力−出力を説明するための図、第３図は波形を説明す
るための図で（Ａ）は加算（Ｂ）は減算（Ｃ）は合成波
形及びゼロクロス歪を示す。第４図は従来例のゼロクロ
ス歪を示す波形図である。 １……シリアルパラレル変換器 ２……オーバーフロー検出器 ３……アンダーフロー検出器 ４……オア回路 ５，６，７……プリセット回路 ８……加算器 ９……減算器 １０，１１……パラレル・シリアル変換器 １２，１３……Ｄ／Ａコンバータ １４……加算器である。
Claims (1)
- 【請求項１】入力されたデジタルデータに所定のバイア
スデータを加算及び減算する加算回路及び減算回路と、
上記加算回路により加算されたデジタルデータと上記減
算回路により減算されたデジタルデータをそれぞれデジ
タル／アナログ変換するデジタルアナログコンバータ
と、上記所定のバイアスデータを加算及び減算したとき
生じる上記デジタルアナログコンバータのオーバーフロ
ー及びアンダーフローを上記入力されたデジタルデータ
からあらかじめ検出して上記加算回路および減算回路に
よる加算及び減算を禁止する検出回路と、上記デジタル
アナログコンバータでアナログデータに変換された両デ
ータを加算する加算回路を具備し所定のバイアスデータ
を加算減算することによりゼロクロス歪を改善すると共
にオーバフロー及びアンダーフローが生ずることを防止
することを特徴とするデジタル／アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1108467A JPH0652869B2 (ja) | 1989-04-27 | 1989-04-27 | デジタル／アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1108467A JPH0652869B2 (ja) | 1989-04-27 | 1989-04-27 | デジタル／アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285813A JPH02285813A (ja) | 1990-11-26 |
| JPH0652869B2 true JPH0652869B2 (ja) | 1994-07-06 |
Family
ID=14485497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1108467A Expired - Lifetime JPH0652869B2 (ja) | 1989-04-27 | 1989-04-27 | デジタル／アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652869B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2578803Y2 (ja) * | 1990-04-27 | 1998-08-20 | 株式会社ケンウッド | Ｄ／ａ変換回路 |
| CN113155003B (zh) * | 2021-03-04 | 2023-05-16 | 清华大学 | 基于光刻机的传感器标定方法及系统 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024507B2 (ja) * | 1981-06-24 | 1985-06-13 | 株式会社東芝 | アナログ出力装置 |
| JPS5992621A (ja) * | 1982-11-19 | 1984-05-28 | Ricoh Co Ltd | アナログ信号のサンプリング方法 |
| JPS6083423A (ja) * | 1983-10-14 | 1985-05-11 | Nec Ic Microcomput Syst Ltd | Ｄ／ａ変換装置 |
| JPH0810828B2 (ja) * | 1986-02-28 | 1996-01-31 | ティアツク株式会社 | ディジタル―アナログ変換装置 |
| JPH0810829B2 (ja) * | 1986-03-07 | 1996-01-31 | ティアツク株式会社 | デイジタル―アナログ変換装置 |
| JP2592603B2 (ja) * | 1987-04-15 | 1997-03-19 | 松下電器産業株式会社 | Ｄ／ａ変換装置 |
| JP2751177B2 (ja) * | 1988-02-03 | 1998-05-18 | 松下電器産業株式会社 | ディジタル・アナログ変換装置 |
-
1989
- 1989-04-27 JP JP1108467A patent/JPH0652869B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02285813A (ja) | 1990-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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Free format text: PAYMENT UNTIL: 20080706 Year of fee payment: 14 |
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Free format text: PAYMENT UNTIL: 20090706 Year of fee payment: 15 |