JPS63683A - 補間拡大演算回路 - Google Patents
補間拡大演算回路Info
- Publication number
- JPS63683A JPS63683A JP61142932A JP14293286A JPS63683A JP S63683 A JPS63683 A JP S63683A JP 61142932 A JP61142932 A JP 61142932A JP 14293286 A JP14293286 A JP 14293286A JP S63683 A JPS63683 A JP S63683A
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- Japan
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- arithmetic
- interpolation
- data
- pixels
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
画像の拡大処理は作製された演算回路によって限定され
てしまう。本発明は加わる画像情報の演算処理を制御回
路で指定し、様々な演算処理を可能としたものである。
てしまう。本発明は加わる画像情報の演算処理を制御回
路で指定し、様々な演算処理を可能としたものである。
本発明は画像処理装置に係り、特に画像情報を補間拡大
する補間拡大演算回路に関する。
する補間拡大演算回路に関する。
ＩＣさらにはＬＳＩの発展によって、多量の情報例えば
画像情報を記憶し、演算処理することが可能となった。
画像情報を記憶し、演算処理することが可能となった。
一般的に画像情報しよｍｘｎなる画素で構成されるが、
例えば高精度表示可能な表示装置で表示する場合には画
像情報を拡大しなくてはならない。
例えば高精度表示可能な表示装置で表示する場合には画
像情報を拡大しなくてはならない。
例えば−辺が２倍の表示密度を有する表示装置の場合に
は、画像情報の１個のドツトを２×２ド・７ト即ち４ド
ツトに割当てて表示しなくてはならない。単に１個のド
ツトを同一情報として４個のドツトに割当てるようにし
た場合には、高精度表示であるにもかかわらず表示画像
は４個のドツトが１画素となってしまう。これを防止す
る為、従来では画像情報の補間拡大を行っている。
は、画像情報の１個のドツトを２×２ド・７ト即ち４ド
ツトに割当てて表示しなくてはならない。単に１個のド
ツトを同一情報として４個のドツトに割当てるようにし
た場合には、高精度表示であるにもかかわらず表示画像
は４個のドツトが１画素となってしまう。これを防止す
る為、従来では画像情報の補間拡大を行っている。
画像情報は１画像といえども、多大であり、−般的には
拡大補間を行う場合には専用の演算回路が設けられてい
る。
拡大補間を行う場合には専用の演算回路が設けられてい
る。
拡大補間の方法は各種報告されているが、前述したよう
に専用の演算回路によって処理されている為、１種類の
演算しか行うことができない。
に専用の演算回路によって処理されている為、１種類の
演算しか行うことができない。
本発明は上記従来の欠点に鑑み、少なくとも１個の演算
処理回路で様々な補間拡大方法における拡大画像情報を
得ることを可能とした補間拡大演算回路を提供すること
を目的とする。
処理回路で様々な補間拡大方法における拡大画像情報を
得ることを可能とした補間拡大演算回路を提供すること
を目的とする。
第１図は本発明の原理ブロック図である。
ｌはｍ Ｘ ｎの入力画像データＤｎが順次加わり、Ｍ
×Ｎの補間拡大画像データＯｎを順次出力する演算処理
回路、２は前記演算処理回路１に対し演算指定信号を加
える制御回路である。
×Ｎの補間拡大画像データＯｎを順次出力する演算処理
回路、２は前記演算処理回路１に対し演算指定信号を加
える制御回路である。
演算処理回路１には、制御回路２から、演算処理を指定
する演算指定信号が加わる。この指定信号によって演算
回路１はｍｘｎ画素を構成する入力画像データＤｎに対
する補間拡大処理を行い、Ｍ×Ｎ画像を構成する補間拡
大画像データＯｎを出力する。
する演算指定信号が加わる。この指定信号によって演算
回路１はｍｘｎ画素を構成する入力画像データＤｎに対
する補間拡大処理を行い、Ｍ×Ｎ画像を構成する補間拡
大画像データＯｎを出力する。
以下、図面を用いて本発明の詳細な説明する。
第２図は本発明の実施例の詳細な回路構成図であり、４
個の演算回路３〜６と制御回路７より成る。演算回路３
〜６には入力Ｄ＋−Ｄａがそれぞれ加わっている。そし
て、演算回路３〜６にはさらに制御回路７からの演算制
御信号が加わる。
個の演算回路３〜６と制御回路７より成る。演算回路３
〜６には入力Ｄ＋−Ｄａがそれぞれ加わっている。そし
て、演算回路３〜６にはさらに制御回路７からの演算制
御信号が加わる。
第２図に示した本発明の実施例においては、３×３の画
像データを６×６の画像データに補間拡大する回路であ
る。第３図（ａ）は３×３画素の画像データを説明する
図、第３図（ｂ）は６×６画素の画像データを説明する
図である。
像データを６×６の画像データに補間拡大する回路であ
る。第３図（ａ）は３×３画素の画像データを説明する
図、第３図（ｂ）は６×６画素の画像データを説明する
図である。
本発明の実施例では、第３図ｆａ）における３×３画素
の内の２×２画素を用いて第３図山）における２×２画
素のデータを第２図の演算処理回路３〜６によって作成
している。第４図（ａ）〜第１２図（ａ）は演算処理回
路３〜６に加える２×２画素の切り出しデータを説明す
る図であり、第４図（ｂ）〜第１２図（ｂｌはその切り
出したデータを前述した演算処理回路３〜６によって演
算処理して得られた２×２画素の補間拡大データを対応
する位置に格納する説明図である。前述したように３×
３画素の画像データはそれぞれ上下左右で隣合う即ちＣ
１ｌ・Ｃ１２・Ｃ２１・Ｃ２２，Ｃ１２・Ｃ１３・Ｃ２
１・Ｃ２３，Ｃ１３・Ｃ２３，Ｃ２１・Ｃ２２・Ｃ３１
・Ｃ３２，Ｃ２２・Ｃ２３・Ｃ３２・Ｃ３３、Ｃ２３・
Ｃ３３，Ｃ３１・Ｃ３２，Ｃ３２・Ｃ３３，Ｃ３３を順
次切り出す、叩ち画像メモリ （図示しない）より読出
して演算処理回路３〜６に加えている。そして、これら
の画像データより４１固（２Ｘ ２）の補間拡大データ
を求め出力０１〜０４している。この出力０＋〜０４は
６×６画素の画像データＳｌｌ・Ｓ１２・Ｓ１３・Ｓ１
４、Ｓ２１ ・Ｓ２２ ・Ｓ２３ ・Ｓ２４．Ｓ
３１・３３２．Ｓ３３ ・３３４． Ｓ４１ ・
Ｓ４２ ・Ｓ４３・Ｓ４４．Ｓ５１ ・Ｓ５２ ・
Ｓ５３ ・Ｓ５４゜Ｓ６１ ・Ｓ６２ ・３６３
・Ｓ６４．５７１−３７２ ・Ｓ７３ ・Ｓ７４．Ｓ
８１ ・Ｓ８２ ・Ｓ８３ ・３８４．３９１・
Ｓ９２・Ｓ９３・Ｓ９４にそれぞれ対応している。尚、
２×２画素のデータのうち、右端や下端において存在し
ない画素の場合には例えば空白データを用いて、演算処
理回路３〜６は演算する。
の内の２×２画素を用いて第３図山）における２×２画
素のデータを第２図の演算処理回路３〜６によって作成
している。第４図（ａ）〜第１２図（ａ）は演算処理回
路３〜６に加える２×２画素の切り出しデータを説明す
る図であり、第４図（ｂ）〜第１２図（ｂｌはその切り
出したデータを前述した演算処理回路３〜６によって演
算処理して得られた２×２画素の補間拡大データを対応
する位置に格納する説明図である。前述したように３×
３画素の画像データはそれぞれ上下左右で隣合う即ちＣ
１ｌ・Ｃ１２・Ｃ２１・Ｃ２２，Ｃ１２・Ｃ１３・Ｃ２
１・Ｃ２３，Ｃ１３・Ｃ２３，Ｃ２１・Ｃ２２・Ｃ３１
・Ｃ３２，Ｃ２２・Ｃ２３・Ｃ３２・Ｃ３３、Ｃ２３・
Ｃ３３，Ｃ３１・Ｃ３２，Ｃ３２・Ｃ３３，Ｃ３３を順
次切り出す、叩ち画像メモリ （図示しない）より読出
して演算処理回路３〜６に加えている。そして、これら
の画像データより４１固（２Ｘ ２）の補間拡大データ
を求め出力０１〜０４している。この出力０＋〜０４は
６×６画素の画像データＳｌｌ・Ｓ１２・Ｓ１３・Ｓ１
４、Ｓ２１ ・Ｓ２２ ・Ｓ２３ ・Ｓ２４．Ｓ
３１・３３２．Ｓ３３ ・３３４． Ｓ４１ ・
Ｓ４２ ・Ｓ４３・Ｓ４４．Ｓ５１ ・Ｓ５２ ・
Ｓ５３ ・Ｓ５４゜Ｓ６１ ・Ｓ６２ ・３６３
・Ｓ６４．５７１−３７２ ・Ｓ７３ ・Ｓ７４．Ｓ
８１ ・Ｓ８２ ・Ｓ８３ ・３８４．３９１・
Ｓ９２・Ｓ９３・Ｓ９４にそれぞれ対応している。尚、
２×２画素のデータのうち、右端や下端において存在し
ない画素の場合には例えば空白データを用いて、演算処
理回路３〜６は演算する。
各演算回路３〜６にはそれぞれ切り出した４（囚のデー
タが加わっており、この４（固のデータから１（固（画
素）の画像データを求めている。この４個の画像データ
から１個の補間拡大データを得る為の演算は制御回路７
からの演算制御信号によって決定される。
タが加わっており、この４（固のデータから１（固（画
素）の画像データを求めている。この４個の画像データ
から１個の補間拡大データを得る為の演算は制御回路７
からの演算制御信号によって決定される。
第１３図は演算処理回路３の詳細な回路構成図である。
入力データＤ＋＝Ｄｔは演算回路８〜１１に対応して加
わっている。演算回路８〜１１は後述するが、乗算器、
加算器、割算器を有している。
わっている。演算回路８〜１１は後述するが、乗算器、
加算器、割算器を有している。
制御回路７からはランダムアクセスメモリ （ＲＡＭ）
１２に対し、アドレス信号ＡＤ＋〜ＡＤ３とデータ信号
ＤＸ＋〜ＤＸ４が加わっており、演算に必要なデータ例
えば加数、乗数、割数等が格納される。そして、アドレ
ス信号ＡＤ＋〜ＡＤ３で指示された内容のデータが演算
回路８〜１１に加わる。この定数を用いて演算回路は、
加算、乗算、割算等を行う。演算回路８〜１１は制御回
路７からの選択信号ＳＥ ＋ 、ＳＥ ２が加わってお
り、演算回路８〜１１はこの選択信号ＳＥ１．ＳＥ２で
指示される演算結果を選択して合成回路１３に加える。
１２に対し、アドレス信号ＡＤ＋〜ＡＤ３とデータ信号
ＤＸ＋〜ＤＸ４が加わっており、演算に必要なデータ例
えば加数、乗数、割数等が格納される。そして、アドレ
ス信号ＡＤ＋〜ＡＤ３で指示された内容のデータが演算
回路８〜１１に加わる。この定数を用いて演算回路は、
加算、乗算、割算等を行う。演算回路８〜１１は制御回
路７からの選択信号ＳＥ ＋ 、ＳＥ ２が加わってお
り、演算回路８〜１１はこの選択信号ＳＥ１．ＳＥ２で
指示される演算結果を選択して合成回路１３に加える。
合成回路１３は固定の演算を行う回路であり、例えば４
個の演算回路８〜１１から加わる演算結果を累算して補
間拡大の１画素のデータとして出力する。演算処理回路
４〜６も同様の回路であり、これらの４個の回路によっ
てそれぞれ各１画素のデータＯ＋”Ｏｔが得られる。
個の演算回路８〜１１から加わる演算結果を累算して補
間拡大の１画素のデータとして出力する。演算処理回路
４〜６も同様の回路であり、これらの４個の回路によっ
てそれぞれ各１画素のデータＯ＋”Ｏｔが得られる。
第１４図は演算回路８の詳細な回路構成図である。入力
データ即ち２×２画素のうちの１個のデータＤ１が乗算
器１４、加算器１５、割算器１６に加わっている。そし
て、ランダムアクセスメモリ１２が出力される１１固の
データがレジスタ１７゜１８．１９を介してそれぞれ乗
算器１４．加算器１５、割算器１６に加わっている。乗
算器１４は入力データＤ１とレジスタ１７より加わるデ
ータを乗算する回路、加算器１５は入力データＤＩとレ
ジスタ１８より加わるデータを加算する回路、割算器１
６は入力データＤ１をレジスタ１９の内容で割算する回
路である。
データ即ち２×２画素のうちの１個のデータＤ１が乗算
器１４、加算器１５、割算器１６に加わっている。そし
て、ランダムアクセスメモリ１２が出力される１１固の
データがレジスタ１７゜１８．１９を介してそれぞれ乗
算器１４．加算器１５、割算器１６に加わっている。乗
算器１４は入力データＤ１とレジスタ１７より加わるデ
ータを乗算する回路、加算器１５は入力データＤＩとレ
ジスタ１８より加わるデータを加算する回路、割算器１
６は入力データＤ１をレジスタ１９の内容で割算する回
路である。
レジスタ１７〜１９にはランダムアクセスメモリ１２か
らのデータが共通に加わるように接続されているが、レ
ジスタ１７〜１９には図示しないが取込クロック信号が
加わっているので、ランダムアクセスメモリ１２より出
力される演算データを取込む。この取込みによって、前
述した乗算、加算、割算等の演算における定数はそれぞ
れ異なった値とすることができる。これらの乗算器１４
゜加算器１５１割算器１６によって演算された結果はセ
レクタ２０で選択されて前述した合成回路１３で合成さ
れる。セレクタ２０は制御回路７から出力される選択信
号ＳＥＩ、ＳＥ２によって例えば順次乗算結果、加算結
果、割算結果を選択し、合成回路１３は制御回路７より
出力される選択信号ＳＥＩ、ＳＥ２で選択された演算結
果を合成する。第１４図では、演算回路８の詳細な回路
であるが、第１３図の演算回路９，１０．１１も同様で
あり、これらの回路８〜１１によって４個の補間拡大デ
ータが得られる。
らのデータが共通に加わるように接続されているが、レ
ジスタ１７〜１９には図示しないが取込クロック信号が
加わっているので、ランダムアクセスメモリ１２より出
力される演算データを取込む。この取込みによって、前
述した乗算、加算、割算等の演算における定数はそれぞ
れ異なった値とすることができる。これらの乗算器１４
゜加算器１５１割算器１６によって演算された結果はセ
レクタ２０で選択されて前述した合成回路１３で合成さ
れる。セレクタ２０は制御回路７から出力される選択信
号ＳＥＩ、ＳＥ２によって例えば順次乗算結果、加算結
果、割算結果を選択し、合成回路１３は制御回路７より
出力される選択信号ＳＥＩ、ＳＥ２で選択された演算結
果を合成する。第１４図では、演算回路８の詳細な回路
であるが、第１３図の演算回路９，１０．１１も同様で
あり、これらの回路８〜１１によって４個の補間拡大デ
ータが得られる。
これらの各演算における定数は予めランダムアクセスメ
モリ１２に格納されており、アドレス信号ＡＤ＋〜ＡＤ
３によって選択されてそれぞれのレジスタ１７〜１９に
格納され、さらに制御回路７の制御によって１個の画像
データに対する演算が選択されて合成回路１３で合成さ
れる。よって、合成回路１３で得られる即ち合成回路１
３から出力される１ドツトに対する補間拡大データは切
り出した４個の画像データを考慮した演算結果となる。
モリ１２に格納されており、アドレス信号ＡＤ＋〜ＡＤ
３によって選択されてそれぞれのレジスタ１７〜１９に
格納され、さらに制御回路７の制御によって１個の画像
データに対する演算が選択されて合成回路１３で合成さ
れる。よって、合成回路１３で得られる即ち合成回路１
３から出力される１ドツトに対する補間拡大データは切
り出した４個の画像データを考慮した演算結果となる。
この演算結果は、セレクタ２０で選択できるとともに、
演算における定数も目的の値とすることができるので、
合成回路１３より得られる補間拡大データは、各回路で
決定されるのではなく、制御回路から出力される各種の
信号によって決定される。即ち制御回路の制御と演算に
必要な定数を変えることによって各種の補間拡大方法に
よる拡大画像データを得ることができる。
演算における定数も目的の値とすることができるので、
合成回路１３より得られる補間拡大データは、各回路で
決定されるのではなく、制御回路から出力される各種の
信号によって決定される。即ち制御回路の制御と演算に
必要な定数を変えることによって各種の補間拡大方法に
よる拡大画像データを得ることができる。
第２図、第１３図、第１４図における各入力、各出力の
画像データは１本の線で表しているが、これは１ビツト
データではなく、複数のビットデータを表している。ま
たこの処理は白黒とは躍らず例えば３原色の各色に対し
行うように図示しない回路によって制御される。
画像データは１本の線で表しているが、これは１ビツト
データではなく、複数のビットデータを表している。ま
たこの処理は白黒とは躍らず例えば３原色の各色に対し
行うように図示しない回路によって制御される。
第２図に示した本発明の実施例においては、３×３画素
の画像データを２×２画素で切り出して２×２画素の拡
大データを求めているが、これに限らず例えば４×４画
素切り出しと演算を可能なように構成しておけば、２×
２画素、３×３画素、４×４画素における補間拡大演算
が任意に行え、さらにその演算処理も任意に行える補間
拡大回路が可能となる。
の画像データを２×２画素で切り出して２×２画素の拡
大データを求めているが、これに限らず例えば４×４画
素切り出しと演算を可能なように構成しておけば、２×
２画素、３×３画素、４×４画素における補間拡大演算
が任意に行え、さらにその演算処理も任意に行える補間
拡大回路が可能となる。
以上述べたように本発明は補間拡大演算を限定すること
なく、制御回路によってその演算の種類が制御できるの
で、本発明によれば少なくとも１個の演算処理回路で様
々な補間拡大方法における拡大画像情報を出力する補間
拡大演算回路を得ることができる。
なく、制御回路によってその演算の種類が制御できるの
で、本発明によれば少なくとも１個の演算処理回路で様
々な補間拡大方法における拡大画像情報を出力する補間
拡大演算回路を得ることができる。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例の回路構成図、第３図（ａ）は
３×３画素の画像データを説明する図、 第３図（ｂ）は６×６画素の画像データを説明する図、 第４図（ａ）は２×２画素の切り出しを説明する図、第
４図（′ｂ）は２×２画素の補間拡大を説明する図、第
５図（ａ）は２×２画素の切り出しを説明する図、第５
図（ｂ）は２×２画素の補間拡大を説明する図、第６図
（ａｌは２×２画素の切り出しを説明する図、第６図（
ｂ）は２×２画素の補間拡大を説明する図、第７図（ａ
）は２×２画素の切り出しを説明する図、第７図（ｂｌ
は２×２画素の補間拡大を説明する図、第８図＋８）は
２×２画素の切り出しを説明する図、第８図（ｂ）は２
×２画素の補間拡大を説明する図、第９図＋ａ）は２×
２画素の切り出しを説明する図、第９図（ｂ）は２×２
画素の補間拡大を説明する図、第１０図（ａ）は２×２
画素の切り出しを説明する図、 第１０図（ｂｌは２×２画素の補間拡大を説明する図、 第１１図（ａｌは２×２画素の切り出しを説明する図、 第１１図（ｂｌは２×２画素の補間拡大を説明する図、 第１２図（ａ）は２×２画素の切り出しを説明する図、 第１２図山）は２×２画素の補間拡大を説明する図、 第１３図は演算処理回路の詳細な回路構成図、第１４図
は演算回路の詳細な回路構成図である。 １・・・演算処理回路、 ２・・・制御回路。 特許出願人 富士通株式会社 第１図 第２図 、。】（ｂ） 第３図 ８６え日月ｆる図 乏ひ也日月オ
ろ目（ｑ）（ｂ） 第４図 （Ｇ） （ｂ） 第５図 （（２） （ｂ） 第６図 （（）） （ｂ）第７図 第８図 ２ｘ２焉尭のや刀出し ２Ｘ２訊糸−卓用゛闇
はス人を戴を日月ＴろＩ￥］ｈｓ＜化１月Ｔ１回（（］
） （ｂ）第９図 ２ｘ２４希の切瓜し ２ｘ２＃イ免め才巾間
才広り（、奢ＳＬ明すん図 を害に日月す
る図（０） （ｂ） 第１０図 壬富ｉｓ月１Ｚも図 を名シー
ヨ月寄ｈ）■第１１図 ２ｘ２占木の′Ｐ７１Ｊ出し ２ｘ２虱奔の
＠間党久人ｔｖｊＬａ月オｈが１
２客死日月寸、ろ図（０） （ｂ） 第１２図 第１３図 第１４図
３×３画素の画像データを説明する図、 第３図（ｂ）は６×６画素の画像データを説明する図、 第４図（ａ）は２×２画素の切り出しを説明する図、第
４図（′ｂ）は２×２画素の補間拡大を説明する図、第
５図（ａ）は２×２画素の切り出しを説明する図、第５
図（ｂ）は２×２画素の補間拡大を説明する図、第６図
（ａｌは２×２画素の切り出しを説明する図、第６図（
ｂ）は２×２画素の補間拡大を説明する図、第７図（ａ
）は２×２画素の切り出しを説明する図、第７図（ｂｌ
は２×２画素の補間拡大を説明する図、第８図＋８）は
２×２画素の切り出しを説明する図、第８図（ｂ）は２
×２画素の補間拡大を説明する図、第９図＋ａ）は２×
２画素の切り出しを説明する図、第９図（ｂ）は２×２
画素の補間拡大を説明する図、第１０図（ａ）は２×２
画素の切り出しを説明する図、 第１０図（ｂｌは２×２画素の補間拡大を説明する図、 第１１図（ａｌは２×２画素の切り出しを説明する図、 第１１図（ｂｌは２×２画素の補間拡大を説明する図、 第１２図（ａ）は２×２画素の切り出しを説明する図、 第１２図山）は２×２画素の補間拡大を説明する図、 第１３図は演算処理回路の詳細な回路構成図、第１４図
は演算回路の詳細な回路構成図である。 １・・・演算処理回路、 ２・・・制御回路。 特許出願人 富士通株式会社 第１図 第２図 、。】（ｂ） 第３図 ８６え日月ｆる図 乏ひ也日月オ
ろ目（ｑ）（ｂ） 第４図 （Ｇ） （ｂ） 第５図 （（２） （ｂ） 第６図 （（）） （ｂ）第７図 第８図 ２ｘ２焉尭のや刀出し ２Ｘ２訊糸−卓用゛闇
はス人を戴を日月ＴろＩ￥］ｈｓ＜化１月Ｔ１回（（］
） （ｂ）第９図 ２ｘ２４希の切瓜し ２ｘ２＃イ免め才巾間
才広り（、奢ＳＬ明すん図 を害に日月す
る図（０） （ｂ） 第１０図 壬富ｉｓ月１Ｚも図 を名シー
ヨ月寄ｈ）■第１１図 ２ｘ２占木の′Ｐ７１Ｊ出し ２ｘ２虱奔の
＠間党久人ｔｖｊＬａ月オｈが１
２客死日月寸、ろ図（０） （ｂ） 第１２図 第１３図 第１４図
Claims (1)
- 【特許請求の範囲】 ｍ×ｎ画素より構成される画像情報が加わり、演算処理
してＭ×Ｎ画素の画像情報を出力する少なくとも１個の
演算処理回路（１）と、 前記少なくとも１個の演算処理回路（１）における演算
処理の演算内容を指定する制御回路（２）とを有するこ
とを特徴とした補間拡大演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142932A JP2568178B2 (ja) | 1986-06-20 | 1986-06-20 | 補間拡大演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142932A JP2568178B2 (ja) | 1986-06-20 | 1986-06-20 | 補間拡大演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63683A true JPS63683A (ja) | 1988-01-05 |
| JP2568178B2 JP2568178B2 (ja) | 1996-12-25 |
Family
ID=15326995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142932A Expired - Fee Related JP2568178B2 (ja) | 1986-06-20 | 1986-06-20 | 補間拡大演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568178B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5328347A (en) * | 1976-08-30 | 1978-03-16 | Nec Corp | Interpolating arithmetic circuit |
| JPS56119574A (en) * | 1980-02-25 | 1981-09-19 | Ricoh Co Ltd | Method and device for picture element density conversion |
| JPS5827146A (ja) * | 1981-08-10 | 1983-02-17 | Dainippon Printing Co Ltd | ビデオ画像の製版システムにおける走査線内插装置 |
| JPS6145675A (ja) * | 1984-08-08 | 1986-03-05 | Nippon Telegr & Teleph Corp <Ntt> | 画像処理方法 |
-
1986
- 1986-06-20 JP JP61142932A patent/JP2568178B2/ja not_active Expired - Fee Related
Patent Citations (4)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2568178B2 (ja) | 1996-12-25 |
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