JPS636876A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS636876A JPS636876A JP61149505A JP14950586A JPS636876A JP S636876 A JPS636876 A JP S636876A JP 61149505 A JP61149505 A JP 61149505A JP 14950586 A JP14950586 A JP 14950586A JP S636876 A JPS636876 A JP S636876A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- semiconductor
- type
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタのエミッタコレクタ
の形成に係り、特に微小エミッタ形成およびα線のソフ
トエラー対策に好適な半導体装置に関する。
の形成に係り、特に微小エミッタ形成およびα線のソフ
トエラー対策に好適な半導体装置に関する。
従来、砒化ガリウム（Ｇ ａ Ａ ｓ ）と砒化アルミ
ニウムガリウム（ＡＩ２ＧａＡｓ）のヘテロ接合バイポ
ーラトランジスタ［Ｈｅｔ、ｅｒｏ Ｂ １ｐｏｌａｒ
Ｔ ｒａｎｓｉｓｔ、ｏｒ： ＨＢＴと略すコにおい
ては、アイ・イー・イー・イー、プロシーディングガリ
ウム砒素アイ・シー・シンポジウム １９８４年度第１
３３ページ、及び１９８３年度、第１７０ページ［Ｐｒ
ｏｃ。
ニウムガリウム（ＡＩ２ＧａＡｓ）のヘテロ接合バイポ
ーラトランジスタ［Ｈｅｔ、ｅｒｏ Ｂ １ｐｏｌａｒ
Ｔ ｒａｎｓｉｓｔ、ｏｒ： ＨＢＴと略すコにおい
ては、アイ・イー・イー・イー、プロシーディングガリ
ウム砒素アイ・シー・シンポジウム １９８４年度第１
３３ページ、及び１９８３年度、第１７０ページ［Ｐｒ
ｏｃ。
ＧａＡｓ ＩＣＳｙｍｐ、ＩＥＥＥ １９８４ ｐ、
１３３゜同１９８３ ｐ、１７０］に示される例の様
に、基板にｎ型コレクタ層、Ｐ型ベース層、ｎ型エミッ
タ層と順次ＭＯＣＶＤ ［有機金属熱分解法コあるいは
ＭＢＥ ［分子線エピタキシー］法を用いてエビ成長に
より形成後エミッタ、ベース、コレクタを各々形成して
いくのが常であった。
１３３゜同１９８３ ｐ、１７０］に示される例の様
に、基板にｎ型コレクタ層、Ｐ型ベース層、ｎ型エミッ
タ層と順次ＭＯＣＶＤ ［有機金属熱分解法コあるいは
ＭＢＥ ［分子線エピタキシー］法を用いてエビ成長に
より形成後エミッタ、ベース、コレクタを各々形成して
いくのが常であった。
発明者らは、この様な構成のＩＫビットスタティック
ランダムアクセスメモリ［Ｉ ＫｂｉｔＳＲＡＭＩ
をＥＣＬｒＥｍｉしヒｅｒ Ｃｏｐｌｅｄ Ｌ ｏ
ｇｉｃ］を基本回路として試作したところ、ＬＳＩ［大
規模集積回路コパッケージから出て来るα線粒子により
、記憶情報の一部がなくなる。いわゆるソフトエラーの
現象が、ＨＢ Ｔにおいても、５１−ＭＯＳＦＥＴにお
ける１メガランダムアクセスメモリ［ｌＭｄＲＡＭ］に
みられる現象と同様に生じていることを見い出した。
ランダムアクセスメモリ［Ｉ ＫｂｉｔＳＲＡＭＩ
をＥＣＬｒＥｍｉしヒｅｒ Ｃｏｐｌｅｄ Ｌ ｏ
ｇｉｃ］を基本回路として試作したところ、ＬＳＩ［大
規模集積回路コパッケージから出て来るα線粒子により
、記憶情報の一部がなくなる。いわゆるソフトエラーの
現象が、ＨＢ Ｔにおいても、５１−ＭＯＳＦＥＴにお
ける１メガランダムアクセスメモリ［ｌＭｄＲＡＭ］に
みられる現象と同様に生じていることを見い出した。
ソフトエラーのＪＭ因を解析に結果、次の事実が明らか
となった。
となった。
パッケージ等から放出される数Ｍ ｅ Ｖの線は表面か
ら数１０μｍ貫通後停止し、大ＩＢ！！１０’個程度の
電子・正孔対を生成する。しかも電荷対の発生の割合は
、入射直後の高エネルギー時よりＧａ。
ら数１０μｍ貫通後停止し、大ＩＢ！！１０’個程度の
電子・正孔対を生成する。しかも電荷対の発生の割合は
、入射直後の高エネルギー時よりＧａ。
Ａｓ原子との衝突によりエネルギーを失った停止直前の
方が多いことはＳｉの場合と同様である。
方が多いことはＳｉの場合と同様である。
即ち、α線による発生電荷の大部分は半導体素子が形成
されている半絶縁性Ｇ ａ Ａ ｓ基板内に生じる。こ
れら基板内で発生した電荷対はそれぞれ拡散で広がって
いくが、半絶縁性Ｇ ａ Ａ ｓ基板とｎ型コレクタと
で生じている空乏層に達すると、空乏層内に存在する電
界により、電子はコレクタ層内に引き寄せられる。
されている半絶縁性Ｇ ａ Ａ ｓ基板内に生じる。こ
れら基板内で発生した電荷対はそれぞれ拡散で広がって
いくが、半絶縁性Ｇ ａ Ａ ｓ基板とｎ型コレクタと
で生じている空乏層に達すると、空乏層内に存在する電
界により、電子はコレクタ層内に引き寄せられる。
一方、正孔はポテンシャルバリアにより反発される。
ところで、ｎ型コレクタ層は、メモリセルにおいて記憶
電位を保持するノードであるから、オフ側トランジスタ
のコレクタの場合、オン側のトランジスタのベース電位
が低下し、オントランジスタはオフへと向う。これが、
情報破壊の主要な機構である。
電位を保持するノードであるから、オフ側トランジスタ
のコレクタの場合、オン側のトランジスタのベース電位
が低下し、オントランジスタはオフへと向う。これが、
情報破壊の主要な機構である。
又実際のメモリセルではトランジスタ以外に抵抗、ＳＢ
Ｄ等を含んでいるので、トランジスタ以外の部分にα線
による雑音電流が流入し、それがメモリセル、トランジ
スタのレコクタ電位に影響を与える場合も考えられる。
Ｄ等を含んでいるので、トランジスタ以外の部分にα線
による雑音電流が流入し、それがメモリセル、トランジ
スタのレコクタ電位に影響を与える場合も考えられる。
即ち、ＨＢＴを実際のＳＲＡＭに適用する場合、何らか
のα線ソフトエラー対策を行なう必要性が生じてきた。
のα線ソフトエラー対策を行なう必要性が生じてきた。
本発明の目的は、ＨＢＴを実際のＳＲＡＭに適用する場
合に、α線によるソフトエラーを防止することである。
合に、α線によるソフトエラーを防止することである。
上記目的は、バイポーラ・トランジスタのエミッタを基
板側に形成し、コレクタを表面側に形成することで達成
できる。メｆメグバイポーラトラ今ンジスタにおけるコ
レクタ層への電子の注入は押えられる。
板側に形成し、コレクタを表面側に形成することで達成
できる。メｆメグバイポーラトラ今ンジスタにおけるコ
レクタ層への電子の注入は押えられる。
コレクタ層を表面側に、エミッタ層を基板側に形成する
ことで、α線粒子による電子正孔対のコレクタへの流入
はほとんど全て遮断できる。又、ショットキーバリアダ
イオード（Ｓ Ｂ Ｄ）についてもｐ型層（ｐｎｐ型の
場合にはｎ型層）を形成することでＳＢＤに流入する電
子（ｐｎｐ型の場合には正孔）を遮断でき、ＳＲＡＭ（
スタティック・ランダム・アクセス・メモリ）を形成し
た場合のメモリセルではα線によるソフトエラーの問題
は解決できた。即ち、コレクタ・ノードの電位変動は押
えられる。
ことで、α線粒子による電子正孔対のコレクタへの流入
はほとんど全て遮断できる。又、ショットキーバリアダ
イオード（Ｓ Ｂ Ｄ）についてもｐ型層（ｐｎｐ型の
場合にはｎ型層）を形成することでＳＢＤに流入する電
子（ｐｎｐ型の場合には正孔）を遮断でき、ＳＲＡＭ（
スタティック・ランダム・アクセス・メモリ）を形成し
た場合のメモリセルではα線によるソフトエラーの問題
は解決できた。即ち、コレクタ・ノードの電位変動は押
えられる。
以下本発明を実施例を通じて更に詳しく説明する。
実施例１゜
ＧａＡｓ／ＡＱＧａＡｓヘテロ接合を用いたｎｐｎ型Ｈ
ＢＴ、又はヘテロ界面に形成される２ ＤＥＣ（２次元
電子ガス）をベースに用いるｐｎｐ型２ＤＥＧ−ＨＢＴ
に対し、本発明を適用した場合を各々第１図（ａ）、（
ｂ）に示す。
ＢＴ、又はヘテロ界面に形成される２ ＤＥＣ（２次元
電子ガス）をベースに用いるｐｎｐ型２ＤＥＧ−ＨＢＴ
に対し、本発明を適用した場合を各々第１図（ａ）、（
ｂ）に示す。
半絶縁性Ｇ ａ Ａ ｓ基板１ｏ上にＭＢＥ （分子線
エピタキシー）法を用いてアンドープ（結果的に１０”
ｃｍ−３レベルのＰ型になっている）ＡＱＧａＡｓ層１
１を３層膜１人更にアンドープＧ ａ Ａ ｓを１５０
人形成後、Ｆ Ｉ Ｂ （ＦｏｃｕｒｅｄＩ ｏｎ Ｂ
ｅａｍ Ｍｅｊｈｏｄ ：収束イオンビーム法）を用
いて、Ｓｉを１５０ ｋｅＶの加速電圧で８×１０１３
ｃｍ−２のドース量でエミッタとなるべき領域１５．１
６にイオン注入した。続いて、１０００’ｃ、ｔｏ秒の
ランプアニールを行ない、Ｓｉ原子を活性化した。続い
てＭＢＥ室内でＡＱＧａＡｓ層１１の保層膜１して用い
られていた最上層のＱａＡｓ１５０人を熱的に解離した
。引き続いて、Ｂｅを５ Ｘ １０ ”ｃｍ−３含有す
るＰ型Ｇ ａ Ａ ｓ層１２を１５００人形成し、Ｓｔ
を３ Ｘ Ｏ”ｃ＋ｎ−３含有するｎ−コレクタ層１３
を４０００人形成し、Ｓｉを３ Ｘ Ｉ Ｏ１８ｃｍ−
’含有するｎ型ＧａＡｓコレクタ層】４を５０００人形
成した。
エピタキシー）法を用いてアンドープ（結果的に１０”
ｃｍ−３レベルのＰ型になっている）ＡＱＧａＡｓ層１
１を３層膜１人更にアンドープＧ ａ Ａ ｓを１５０
人形成後、Ｆ Ｉ Ｂ （ＦｏｃｕｒｅｄＩ ｏｎ Ｂ
ｅａｍ Ｍｅｊｈｏｄ ：収束イオンビーム法）を用
いて、Ｓｉを１５０ ｋｅＶの加速電圧で８×１０１３
ｃｍ−２のドース量でエミッタとなるべき領域１５．１
６にイオン注入した。続いて、１０００’ｃ、ｔｏ秒の
ランプアニールを行ない、Ｓｉ原子を活性化した。続い
てＭＢＥ室内でＡＱＧａＡｓ層１１の保層膜１して用い
られていた最上層のＱａＡｓ１５０人を熱的に解離した
。引き続いて、Ｂｅを５ Ｘ １０ ”ｃｍ−３含有す
るＰ型Ｇ ａ Ａ ｓ層１２を１５００人形成し、Ｓｔ
を３ Ｘ Ｏ”ｃ＋ｎ−３含有するｎ−コレクタ層１３
を４０００人形成し、Ｓｉを３ Ｘ Ｉ Ｏ１８ｃｍ−
’含有するｎ型ＧａＡｓコレクタ層】４を５０００人形
成した。
デバイス形成プロセスとしては通常の技術が使用できる
。即ち、素子間分離のため、１．５μｍの溝をＧ ａ
Ａ ｓ基板１０内まで３μｍ程度形成後、平坦化プロセ
スを用いて、５１０２＃！縁物３０を形成した。更に、
リソグラフィーを用いてコレクタ電極２０（材質はＡ
ｕ −Ｚ ｎ ／ Ａ ｕ ）ベース電極２１、更にエ
ミッタ電極をドライ加工を用いて埋込まれたｎ型領域１
５．１６に接続した。
。即ち、素子間分離のため、１．５μｍの溝をＧ ａ
Ａ ｓ基板１０内まで３μｍ程度形成後、平坦化プロセ
スを用いて、５１０２＃！縁物３０を形成した。更に、
リソグラフィーを用いてコレクタ電極２０（材質はＡ
ｕ −Ｚ ｎ ／ Ａ ｕ ）ベース電極２１、更にエ
ミッタ電極をドライ加工を用いて埋込まれたｎ型領域１
５．１６に接続した。
Ｐ型ベース層１２とオーミック電極を形成するため、Ｂ
ｅを１５０ｂｅＶの加速電圧で８×１０１３ｃｍ−２注
入し、ｐ＋領域２２を形成した。
ｅを１５０ｂｅＶの加速電圧で８×１０１３ｃｍ−２注
入し、ｐ＋領域２２を形成した。
ドライ加工を用いて１、ｎ型ＧａＡｓ層１４．１３を取
り除き、直接Ｐ型Ｗ１２にベース電極を形成してもよい
。
り除き、直接Ｐ型Ｗ１２にベース電極を形成してもよい
。
又、ｎ型ＧａＡｓ１ｆＪＩ４とｎ−ＧａＡｓＭｌ ３の
間に５０人〜１００人のｎ″″ＡＡＧａＡｓを挿入し。
間に５０人〜１００人のｎ″″ＡＡＧａＡｓを挿入し。
ＣＣ０，２Ｆ ２ ／ Ｈｅ 混合ガスによるＲＩＥ
（反応性イオンエツチング）を用いてｎ型ＧａＡｓｆｆ
１４を選択的に除去し、Ｂｅを５０１３ｅＶの加速電圧
で２ Ｘ １０１３ａｍ−２選択的に注入してＰ＋居を
ベース層１２に対し形成し、ベース電極を形成してもよ
い。
（反応性イオンエツチング）を用いてｎ型ＧａＡｓｆｆ
１４を選択的に除去し、Ｂｅを５０１３ｅＶの加速電圧
で２ Ｘ １０１３ａｍ−２選択的に注入してＰ＋居を
ベース層１２に対し形成し、ベース電極を形成してもよ
い。
実施例２゜
ＧａＡｓ ＭＥ Ｓ Ｆ Ｅ Ｔ、或いは、ショットキ
ーダイオードをｎｐｎ型ＨＢＴとを同一基板に形成した
場合を第２図に示す。
ーダイオードをｎｐｎ型ＨＢＴとを同一基板に形成した
場合を第２図に示す。
半絶縁性Ｇ ａ Ａ ｓ基板ｌＯ上に、ｐ−アンドープ
Ｇ ａ Ａ ｓ層９を８００ＱＡＭＢＥ法で形成した。
Ｇ ａ Ａ ｓ層９を８００ＱＡＭＢＥ法で形成した。
その後のＭＢＥ法によるエビ成長及びＨＢＴ部分形成は
実施例１の場合と同様であるａ ｎ ”ＧａＡｓコレク
タ層１４は選択的に除去し、ｎ−コレクタ層１３にイオ
ン注入法でｎ型能動層６１．ｎ”Ｇ ａ Ａ ｓソース
・ドレイン領域６０を形成後、ソース電極５１．ドレイ
ン電極５２．ゲート電極５０を各々形成し、ＭＥＳＦＥ
Ｔとした。このＧ ａ Ａ ｓＭＥＳＦＥＴはＨＢＴイ
ンバータ、或いはフリップフロップ回路において負荷と
して使用できる。
実施例１の場合と同様であるａ ｎ ”ＧａＡｓコレク
タ層１４は選択的に除去し、ｎ−コレクタ層１３にイオ
ン注入法でｎ型能動層６１．ｎ”Ｇ ａ Ａ ｓソース
・ドレイン領域６０を形成後、ソース電極５１．ドレイ
ン電極５２．ゲート電極５０を各々形成し、ＭＥＳＦＥ
Ｔとした。このＧ ａ Ａ ｓＭＥＳＦＥＴはＨＢＴイ
ンバータ、或いはフリップフロップ回路において負荷と
して使用できる。
或いは、ゲート電ｔ１．５０部分の面積を利用してＳＢ
Ｄ （ショットキーバリアダイオード）として用いるこ
ともできる。ＳＢＤとして用いる場合。
Ｄ （ショットキーバリアダイオード）として用いるこ
ともできる。ＳＢＤとして用いる場合。
ｎ型能動層６１の形成は必ずしも必要なく、エビ層であ
るｎ−コレクタ層１３を直接用いてもよい。
るｎ−コレクタ層１３を直接用いてもよい。
又、ＳＢＤ部分をα線により電子・正孔対から′、？る
ためにベース層部分を形成するｐ型ＧａＡｓ１２を用い
て埋込み２層の役７７を果させ、正孔を外部に取り出し
、電子にとってのポテンシャル障壁とすることができる
。その時、ＳＢＤ部分の下方に位置する２層１２にｆｆ
ｉ！Ｉ ａｆｔ電極を形成し、２層１２とＳＢＤ部分部
分層１３を逆バイアスにして通常用いる。
ためにベース層部分を形成するｐ型ＧａＡｓ１２を用い
て埋込み２層の役７７を果させ、正孔を外部に取り出し
、電子にとってのポテンシャル障壁とすることができる
。その時、ＳＢＤ部分の下方に位置する２層１２にｆｆ
ｉ！Ｉ ａｆｔ電極を形成し、２層１２とＳＢＤ部分部
分層１３を逆バイアスにして通常用いる。
実施例３゜
２ＤＥＣ−ＦＥＴ或いはショットキーバリアダイオード
（ＳＢＤ）はｐｎｐ型２ＤＥＣ−ＨＢＴと同一基板に２
ＤＥＣを共通のエピタキシャル法で形成した場合の実施
例を第３図に示す。
（ＳＢＤ）はｐｎｐ型２ＤＥＣ−ＨＢＴと同一基板に２
ＤＥＣを共通のエピタキシャル法で形成した場合の実施
例を第３図に示す。
将来２ＤＥＣ−ＦＥＴ、或いはＳＢＤになる部分に、イ
オン注入法等によりＢｅイオンを注入後活性化し１選択
的にρ型層４６を形成するＳｉをＩ Ｘ １０ ”ｃ＋
ａ−”程度含有するＧ ａ Ａ ｓ層４０を５０００人
形成後、実施例１の第１図（ｂ）に示すものと同様の結
晶成長を行い、２ＤＥＣ−ＨＢＴを形成する、ｐ型コレ
クタＭ４５を除去しｐ−ＧａＡｓ層４４の一部分をエツ
チングで除去し、ゲートメタル５０を形成する。又、ソ
ース・ドレインとなるべき領域は、Ｓｉイオンを注入し
、ソース・ドレイン領域４７を形成し、ソース・ドレイ
ン電極５１．５２を形成する。
オン注入法等によりＢｅイオンを注入後活性化し１選択
的にρ型層４６を形成するＳｉをＩ Ｘ １０ ”ｃ＋
ａ−”程度含有するＧ ａ Ａ ｓ層４０を５０００人
形成後、実施例１の第１図（ｂ）に示すものと同様の結
晶成長を行い、２ＤＥＣ−ＨＢＴを形成する、ｐ型コレ
クタＭ４５を除去しｐ−ＧａＡｓ層４４の一部分をエツ
チングで除去し、ゲートメタル５０を形成する。又、ソ
ース・ドレインとなるべき領域は、Ｓｉイオンを注入し
、ソース・ドレイン領域４７を形成し、ソース・ドレイ
ン電極５１．５２を形成する。
このとき、２ＤＥＣ（ｐ−４４層とｎ型４２層界面に形
成される）部分をα風ソフトエラーから電子埋込み９層
４６に外から電位を制御する＠極を形成するのは第２図
と同様である。
成される）部分をα風ソフトエラーから電子埋込み９層
４６に外から電位を制御する＠極を形成するのは第２図
と同様である。
以上の実施例１，２．３では、エミッタ層をイオン注入
法、或いはＦＩＢ法により選択的に形成した。
法、或いはＦＩＢ法により選択的に形成した。
この様な方法は、エミッタサイズの微細化には優れた方
法であるが、これは、たとえばＩ２Ｌ回路を形成する様
な場合にはｎ型ＧａＡｓ層を４０００人、ｎ型Ａ（ｌＧ
ａＡｓ層を３０００人程度１基板上にエビ成長後、素子
加工を行なってもよい。
法であるが、これは、たとえばＩ２Ｌ回路を形成する様
な場合にはｎ型ＧａＡｓ層を４０００人、ｎ型Ａ（ｌＧ
ａＡｓ層を３０００人程度１基板上にエビ成長後、素子
加工を行なってもよい。
この様な場合、エミッタサイズを微細にするには限界が
存在するが、エミッタを共通に使える等の利点が生じて
くるのは、従来Ｓｉで実現されているＩ２Ｌ回路と同様
である。
存在するが、エミッタを共通に使える等の利点が生じて
くるのは、従来Ｓｉで実現されているＩ２Ｌ回路と同様
である。
又、ｐｎｐ ２ＤＥＧ−ＨＢＴと２ＤＥＧ−ＦＥＴを
同一の２ＤＥＣを一方ではバイポーラのベースとして一
方はＦＥＴの能動層として用いることシこより新しい機
能の回路を実現できる。
同一の２ＤＥＣを一方ではバイポーラのベースとして一
方はＦＥＴの能動層として用いることシこより新しい機
能の回路を実現できる。
本実施例では、ＧａＡｓ／ＡＱＧａＡｓヘテロ接合形を
示したが、ＧａＡｓ／Ｇｅ、ＡＱＧａＡｓ／Ｇｅ。
示したが、ＧａＡｓ／Ｇｅ、ＡＱＧａＡｓ／Ｇｅ。
ＩｎＰ／ＺｕＧａＡｓＰ、ＩｎＡ（ｌＡｓ／ＩｎＧａＡ
ｓ等他のヘテロ接合形でも有効なことは言うまでもない
。
ｓ等他のヘテロ接合形でも有効なことは言うまでもない
。
特に２次元正孔ガス（２ＤＨＧ）をベース層とＦＥＴの
能動層に用いるｎ型ＡＱＧａＡｓ／ｐ−ＡＱＧａＡｓ／
アンドープＧ ｅ ／ ｎ型ＧａＡｓ系では本発明は有
効である。
能動層に用いるｎ型ＡＱＧａＡｓ／ｐ−ＡＱＧａＡｓ／
アンドープＧ ｅ ／ ｎ型ＧａＡｓ系では本発明は有
効である。
又１本発明の構造により４ Ｋｂｉｔ、 Ｓ ＲＡＭを
試作したところ、従来構造のものより約４桁〜５桁α線
ソフトエラー率を低減できた。
試作したところ、従来構造のものより約４桁〜５桁α線
ソフトエラー率を低減できた。
以上では単一ヘテロ界面の場合のみについて述べたが、
複数のヘテロ界面を持つ素子にも応用できる。
複数のヘテロ界面を持つ素子にも応用できる。
本発明によれば、エミッタ層を基板例に形成し。
コレクタ層を表面に形成したので、コレクタ層に流入す
るα線粒子による正孔・電子対の流入を防ぐことができ
たので、Ｓ ＲＡ Ｍ α線ソフトニラ−率は従来よ
り４Ｊｆｉ小さくすることができた。又、ＳＢＤ、或い
はＦＥＴは能動層又は多数キャリアと反対符号の半導休
店を下方に設けることで、α線による電子正孔対の流入
を防ぐことができた。
るα線粒子による正孔・電子対の流入を防ぐことができ
たので、Ｓ ＲＡ Ｍ α線ソフトニラ−率は従来よ
り４Ｊｆｉ小さくすることができた。又、ＳＢＤ、或い
はＦＥＴは能動層又は多数キャリアと反対符号の半導休
店を下方に設けることで、α線による電子正孔対の流入
を防ぐことができた。
第１図は１本発明の実施例１を示す断面図、第２図は１
本発明の実施例２を説明する断面図、第３図は、本発明
の実施例３を説明する断面図である。 １６．４７・・・埋込みエミッタ層、 ２０．２０’ ・・・コレクタ電極、２１．２１’ ・
・・ベース電極、ｌ ６− ｎ Ａ Ｑ ＧａＡｓ層
、４７− ｐ −ＡＱ ＧａＡｓ層、４２− ｎ −Ａ
Ｑ ＧａＡｓ層１１２・・・ｐ型Ｇ ａ Ａ ｓ層、
４３・・・２次元電子ガス、１４− ｎ型Ｇ ａ Ａ
ｓ層、１３−ｎ−ＧａＡｓ層、４４−ｐ−ＧａＡｓ層、
４５−ｐ型ＧａＡｓＭｊＪ。 ３０・・・素子間分難絶縁膜、３１・・・電極ショート
防止絶縁膜。 一＼
本発明の実施例２を説明する断面図、第３図は、本発明
の実施例３を説明する断面図である。 １６．４７・・・埋込みエミッタ層、 ２０．２０’ ・・・コレクタ電極、２１．２１’ ・
・・ベース電極、ｌ ６− ｎ Ａ Ｑ ＧａＡｓ層
、４７− ｐ −ＡＱ ＧａＡｓ層、４２− ｎ −Ａ
Ｑ ＧａＡｓ層１１２・・・ｐ型Ｇ ａ Ａ ｓ層、
４３・・・２次元電子ガス、１４− ｎ型Ｇ ａ Ａ
ｓ層、１３−ｎ−ＧａＡｓ層、４４−ｐ−ＧａＡｓ層、
４５−ｐ型ＧａＡｓＭｊＪ。 ３０・・・素子間分難絶縁膜、３１・・・電極ショート
防止絶縁膜。 一＼
Claims (1)
- 【特許請求の範囲】 １、半絶縁性基板および該半絶縁性基板上に形成された
半導体層を基体として形成され、かつコレクタ層が該基
体の表面側に形成されたヘテロ接合バイポーラトランジ
スタを少なくとも有することを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
２次元状担体を前記ヘテロ接合バイポーラトランジスタ
のベース層に用いることを特徴とする半導体装置。 ３、特許請求の範囲第１項ないし第２項記載の半導体装
置において、前記ヘテロ接合バイポーラトランジスタの
エミッタ層が基板上の不純物濃度がきわめて低く（１０
＾１＾５ｃｍ＾−＾３以下）、かつエネルギーバンドギ
ャップがベース層と比較して大きい半導体層中に選択的
に形成されていることを特徴とする半導体装置。 ４、特許請求の範囲第１項ないし第３項記載の半導体装
置において、前記ヘテロ接合バイポーラトランジスタの
コレクタ層を形成する半導体層のうち不純物濃度の低い
半導体層と同一エピタキシャル工程で形成された半導体
層に電界効果型トランジスタを形成したことを特徴とす
る半導体装置。 ５、特許請求の範囲第１項ないし第３項記載の半導体装
置において前記ヘテロ接合バイポーラトランジスタのコ
レクタ層を形成する半導体層のうち不純物濃度の低い半
導体層と同一エピタキシャル工程で形成された半導体層
にショットキー接合を有してなるショットキー接合バリ
アダイオードを形成したことを特徴とする半導体装置。 ６、特許請求の範囲第４項ないし第５項記載の半導体装
置において、前記電界効果型トランジスタ或いは前記シ
ョットキー接合バリアダイオードの下に位置し、その導
伝型が前記電界効果型トランジスタ或いはショットキー
接合バリアダイオードが形成されている半導体層と異な
る半導体層に制御電極を形成したことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149505A JPS636876A (ja) | 1986-06-27 | 1986-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149505A JPS636876A (ja) | 1986-06-27 | 1986-06-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS636876A true JPS636876A (ja) | 1988-01-12 |
Family
ID=15476611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61149505A Pending JPS636876A (ja) | 1986-06-27 | 1986-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS636876A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05184667A (ja) * | 1992-01-14 | 1993-07-27 | Kawasumi Lab Inc | 血液成分分離バッグ及び血液成分の分離方法 |
-
1986
- 1986-06-27 JP JP61149505A patent/JPS636876A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05184667A (ja) * | 1992-01-14 | 1993-07-27 | Kawasumi Lab Inc | 血液成分分離バッグ及び血液成分の分離方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1222330A (en) | Compound semiconductor integrated circuit device | |
| JPH0680688B2 (ja) | プレーナ型半導体デバイス体とその製法 | |
| US4573064A (en) | GaAs/GaAlAs Heterojunction bipolar integrated circuit devices | |
| EP0049273A1 (en) | Complementary field-effect transistor integrated circuit device. | |
| KR890004972B1 (ko) | 이질접합 바이폴라 트랜지스터 및 그의 제조방법 | |
| US4771324A (en) | Heterojunction field effect device having an implanted region within a device channel | |
| EP0165433A2 (en) | High-speed field-effect transistor | |
| EP0029717A1 (en) | Bipolar type static memory cell | |
| JPS636876A (ja) | 半導体装置 | |
| JP2734875B2 (ja) | ヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| US4910562A (en) | Field induced base transistor | |
| JPH0347744B2 (ja) | ||
| EP0182067B1 (en) | Semiconductor device having increased immunity against alpha-particles and external noise | |
| JPS60175450A (ja) | ヘテロ接合バイポ−ラ半導体素子 | |
| JPS636875A (ja) | 半導体装置 | |
| JPS61280665A (ja) | ヘテロ接合バイポ−ラトランジスタ及びその製造方法 | |
| JPS6247157A (ja) | 半導体装置 | |
| JP3001601B2 (ja) | 半導体装置 | |
| EP0078452A2 (en) | GaAs bipolar integrated circuit devices | |
| Holonyak Jr | Diffused silicon transistors and switches (1954–55): the beginning of integrated circuit technology | |
| JP2534684B2 (ja) | ヘテロ接合バイポ−ラトランジスタ | |
| KR930007759B1 (ko) | 화합물 반도체소자 및 그 제조방법 | |
| JPS5992575A (ja) | 半導体集積回路装置におけるシヨツトキバリアダイオ−ド | |
| JPH046092B2 (ja) | ||
| JPH0671006B2 (ja) | バイポ−ラトランジスタ |