JPS636875A - 半導体装置 - Google Patents
半導体装置Info
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- JPS636875A JPS636875A JP61149504A JP14950486A JPS636875A JP S636875 A JPS636875 A JP S636875A JP 61149504 A JP61149504 A JP 61149504A JP 14950486 A JP14950486 A JP 14950486A JP S636875 A JPS636875 A JP S636875A
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- semiconductor
- semiconductor layer
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- collector
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特にα線ソフトエラー対策
に好適な半導体装置に関する。
に好適な半導体装置に関する。
従来、砒化ガリウム（Ｇ ａ Ａ ｓ ） 、砒化アル
ミニウムガリウム（ＡＱＧａＡｓ＞へテロ接合を用いた
ヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒ。
ミニウムガリウム（ＡＱＧａＡｓ＞へテロ接合を用いた
ヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒ。
Ｂ １ｐｏｌａｒ Ｔｒａｎｓｉｓｔｅｒ、 ＨＢ Ｔ
と略す）は文献プロシーディング・ガリウム・ヒソ・ア
イ・シー・シンポジウム、１９８５年、アイ・イー・イ
ー・イー、９９ページ（ＧａＡｓ Ｉ Ｃ８ｙｍｐｏｓ
ｉｕｙ １９８５ｔ Ｉ ＥＥＥ、 Ｐ、９９）にみら
れる様に、分子線エピタキシー（ＭｏｌｅｗｌａｒＢｅ
ａｍ Ｅｐｉｔ、ａｘｙ＊ ＭＢ Ｅ）法を用いて、半
絶縁性ＧａＡｓ基板上にｎ型コレクタ層、ｐ型ベース層
。
と略す）は文献プロシーディング・ガリウム・ヒソ・ア
イ・シー・シンポジウム、１９８５年、アイ・イー・イ
ー・イー、９９ページ（ＧａＡｓ Ｉ Ｃ８ｙｍｐｏｓ
ｉｕｙ １９８５ｔ Ｉ ＥＥＥ、 Ｐ、９９）にみら
れる様に、分子線エピタキシー（ＭｏｌｅｗｌａｒＢｅ
ａｍ Ｅｐｉｔ、ａｘｙ＊ ＭＢ Ｅ）法を用いて、半
絶縁性ＧａＡｓ基板上にｎ型コレクタ層、ｐ型ベース層
。
ｎ型エミツタ層と順次結晶成長後、電極加工等のプロセ
スを経て、所望の構造を得ていた。
スを経て、所望の構造を得ていた。
発明者らは、上記従来技術を用いて１〜１６にビット、
スタティック・ランダムアクセスメモリ（１〜１６Ｋ
ＳＲＡＭ）を通常（７）ＥＣＬ（Ｅ ｍ１ｔｔｒ Ｃ
ｏｕｐｌｅｄ Ｌ ｏｇｉｃ ：電流切り換え型ロジッ
ク）回路を用いてショットキー・バリア・ダイオード（
ＳＤＤ）負荷切換型メモリセルで構成したところ、主と
してＳＲＡＭパッケージがら出る数メガエレクトロン・
ボルト（数Ｍ ｅ Ｖ ）のα線粒子のために、メモリ
に保持されていた記憶の一部が消えてしまう。α線ソフ
トエラーの問題がＳｉにおけるＭ ＯＳ ＣＭｅヒａｌ
Ｏｘｉｄｅ Ｓ ｅｍｉＣｏｎｄｕｃｔ、ｅｒ） Ｆ
Ｅ ＴによるＳＲＡＭ、或いはＳｉソフトエラーの原
因を解析した結果、次の事実が明らかとなった。
スタティック・ランダムアクセスメモリ（１〜１６Ｋ
ＳＲＡＭ）を通常（７）ＥＣＬ（Ｅ ｍ１ｔｔｒ Ｃ
ｏｕｐｌｅｄ Ｌ ｏｇｉｃ ：電流切り換え型ロジッ
ク）回路を用いてショットキー・バリア・ダイオード（
ＳＤＤ）負荷切換型メモリセルで構成したところ、主と
してＳＲＡＭパッケージがら出る数メガエレクトロン・
ボルト（数Ｍ ｅ Ｖ ）のα線粒子のために、メモリ
に保持されていた記憶の一部が消えてしまう。α線ソフ
トエラーの問題がＳｉにおけるＭ ＯＳ ＣＭｅヒａｌ
Ｏｘｉｄｅ Ｓ ｅｍｉＣｏｎｄｕｃｔ、ｅｒ） Ｆ
Ｅ ＴによるＳＲＡＭ、或いはＳｉソフトエラーの原
因を解析した結果、次の事実が明らかとなった。
パッケージ等から放出される数ＭｅＶのα線は表面から
数１０μｍ異常後停止し、大略１０ｇ個程度の電子・正
孔対を生成する。しかも電荷対の発生の割合は、入射直
後の高エネルギー時よりＧａ、Ａｓ原子との衝突により
エネルギーを失った停止直前の方が多いことはＳｉの場
合と同様である（たとえば、Ｄ 、 Ｓ 、 Ｙａｎｅ
ｙ他１．ＩＥＥＥＥＤ２６ Ｎｏ、１１９７７、ｐρ
、１０〜１６を見よ）。
数１０μｍ異常後停止し、大略１０ｇ個程度の電子・正
孔対を生成する。しかも電荷対の発生の割合は、入射直
後の高エネルギー時よりＧａ、Ａｓ原子との衝突により
エネルギーを失った停止直前の方が多いことはＳｉの場
合と同様である（たとえば、Ｄ 、 Ｓ 、 Ｙａｎｅ
ｙ他１．ＩＥＥＥＥＤ２６ Ｎｏ、１１９７７、ｐρ
、１０〜１６を見よ）。
即ち、α線による発生電荷の大部分は半導体素子が形成
されている半絶縁性Ｇ ａ Ａ ｓ基板内に生じる。こ
れら基板内で発生した電荷対はそれぞれ拡散で広がって
いくが、半絶縁性Ｇ ａ Ａ ｓ基板とｎ型コレクタと
の間で生じている空乏層に達すると、空乏層内に存在す
る電界により、電子はコレクタ層内に引き寄せられる。
されている半絶縁性Ｇ ａ Ａ ｓ基板内に生じる。こ
れら基板内で発生した電荷対はそれぞれ拡散で広がって
いくが、半絶縁性Ｇ ａ Ａ ｓ基板とｎ型コレクタと
の間で生じている空乏層に達すると、空乏層内に存在す
る電界により、電子はコレクタ層内に引き寄せられる。
一方、正孔はポテンシャルバリアにより反発される。
ところでｎ型コレクタ層はメモリセル記憶電位を保持す
るノードであるから、オフ側トランジスタのコレクタの
場合、オン側のトランジスタのベース電位が低下し、オ
ントランジスタはオフへと向う。これが、情報破壊の主
要な機構である、又、実際のメモリセルでは、トランジ
スタ以外に抵抗、ＳＢＤ等を含んでいるので、トランジ
スタ以使の部分にα線による雑音電流が流入し、そ・
れがメモリセル・トランジスタのコレクタ電位に影響
を与えてる場合も考えられる。
るノードであるから、オフ側トランジスタのコレクタの
場合、オン側のトランジスタのベース電位が低下し、オ
ントランジスタはオフへと向う。これが、情報破壊の主
要な機構である、又、実際のメモリセルでは、トランジ
スタ以外に抵抗、ＳＢＤ等を含んでいるので、トランジ
スタ以使の部分にα線による雑音電流が流入し、そ・
れがメモリセル・トランジスタのコレクタ電位に影響
を与えてる場合も考えられる。
即ち、ＨＢＴを実際のＳ ＲＡ Ｍに適用する場合。
何らかのα線ソフトエラー対策を行なう必要性が生じて
きた。
きた。
本発明の目的はＨＢＴ等の半導体素子を実際のＳＲＡＭ
等に対応する際にα線によるソフトニラ−を防止するこ
とである。
等に対応する際にα線によるソフトニラ−を防止するこ
とである。
上記目的は、ｎｐｎ型ＨＢＴの場合にはコレクタ層と半
絶縁性Ｇ ａ Ａ ｓ基板の間にｐ−ｎ接合を有するＧ
ａＡｓを挿入すること及び、ＳＢＤ （ショットキー・
バリア・ダイオード）下方にもｐ−ｎ接合を有する半導
体層を挿入することで達成できた。
絶縁性Ｇ ａ Ａ ｓ基板の間にｐ−ｎ接合を有するＧ
ａＡｓを挿入すること及び、ＳＢＤ （ショットキー・
バリア・ダイオード）下方にもｐ−ｎ接合を有する半導
体層を挿入することで達成できた。
通常このｐ−ｎ接合は逆バイアスを印加してメモリセル
に用いる。上記ｐ−ｎ接合は、イオン注入法等でＧ ａ
Ａ ｓウェーハ内に選択的に形成してもよい。又、ｐ
ｎｐ型ＨＢＴの場合には、ｎ−ｐ接合を逆バイアスにし
てコレクタ層と基板の間に挿入する。
に用いる。上記ｐ−ｎ接合は、イオン注入法等でＧ ａ
Ａ ｓウェーハ内に選択的に形成してもよい。又、ｐ
ｎｐ型ＨＢＴの場合には、ｎ−ｐ接合を逆バイアスにし
てコレクタ層と基板の間に挿入する。
係る構成を採用することで、α線により基板内に形成さ
れた電子・正孔対はコレクタ或いはＳＢＤに流入するこ
とがなくなる。即ち、電子はｐ−ｎ接合のｎ層中に吸収
され、外部に形成したｆｆｉ唖（ｎ型層に接続）から外
部に取り出される。
れた電子・正孔対はコレクタ或いはＳＢＤに流入するこ
とがなくなる。即ち、電子はｐ−ｎ接合のｎ層中に吸収
され、外部に形成したｆｆｉ唖（ｎ型層に接続）から外
部に取り出される。
−方、正孔はｎ型層と半絶縁性基板との弱いポテンシャ
ル・バリアに一部分は反発され、−部はｐ−ｎ接合内ｐ
型層へ吸収され、２層に接続している外部電極を通して
外に出される。そのため、基板内で発生した電子・正孔
対のほとんどは外部に取り出され、メモリセルを誤動作
させることはなくなった。
ル・バリアに一部分は反発され、−部はｐ−ｎ接合内ｐ
型層へ吸収され、２層に接続している外部電極を通して
外に出される。そのため、基板内で発生した電子・正孔
対のほとんどは外部に取り出され、メモリセルを誤動作
させることはなくなった。
以下、実施例を通して本発明を更に詳しく説明する。
実施例１゜
ＧａＡｓ／ＡＱＧａＡｓＡテロ接合を用いてｎｐｎ型Ｈ
ＢＴとＳＢＤを用いてメモリセルを形成した場合の例を
第１図（ａ）（ｂ）を用いて説明する。
ＢＴとＳＢＤを用いてメモリセルを形成した場合の例を
第１図（ａ）（ｂ）を用いて説明する。
Ｓｉイオンを２００ｋｅＶの加速電圧で３ ｘ １ （
） １３、−２のドース量イオン注入後、ホトレジスト
を除去後ＳｉＯ□を３０００人ＣＶＤ法で複層し、８０
０℃２０分のＨ２雰囲気で、アニールを行ないＳｉイオ
ンを活性化し、ｎ型埋込み層９を形成した。続いて、５
ｉ０２を除去後、Ｂｅイオンを５０ｋｅＶの加速電圧で
、ホトレジストを用いて選択的にＳｉをイオン注入した
場所に重ねて５ Ｘ Ｉ Ｏ”ｃｍ−２のドース量イオ
ン注入し、ホトレジストを除去後、５ｉ０２をＣＶＤ法
で２０００人被着させ、ランプアニール法で９５０℃、
１０秒間の７二−ルを行ないＢｅイオンを活性化しｐ壁
埋込みＭ８を形成しｐ −ｎ接合を形成した。このとき
、Ｐ壁埋込み層８及びｎ型埋込み層９は、ＨＢＴｌｏｏ
の口型コレクタ層１２（及びその引き出し部分）、ショ
ットキー・バリア・ダイオード（ＳＢＤ）１０１及び、
コレクタ層１２と５ＢＤＩＯＩの結合部分を平面的に最
小限カバーする様に形成されている。又、ｐ壁埋込み層
８、ｎ型埋込み層９の各々に制御電極を形成するため、
その領域も確保する様に、イオン注入しである。
） １３、−２のドース量イオン注入後、ホトレジスト
を除去後ＳｉＯ□を３０００人ＣＶＤ法で複層し、８０
０℃２０分のＨ２雰囲気で、アニールを行ないＳｉイオ
ンを活性化し、ｎ型埋込み層９を形成した。続いて、５
ｉ０２を除去後、Ｂｅイオンを５０ｋｅＶの加速電圧で
、ホトレジストを用いて選択的にＳｉをイオン注入した
場所に重ねて５ Ｘ Ｉ Ｏ”ｃｍ−２のドース量イオ
ン注入し、ホトレジストを除去後、５ｉ０２をＣＶＤ法
で２０００人被着させ、ランプアニール法で９５０℃、
１０秒間の７二−ルを行ないＢｅイオンを活性化しｐ壁
埋込みＭ８を形成しｐ −ｎ接合を形成した。このとき
、Ｐ壁埋込み層８及びｎ型埋込み層９は、ＨＢＴｌｏｏ
の口型コレクタ層１２（及びその引き出し部分）、ショ
ットキー・バリア・ダイオード（ＳＢＤ）１０１及び、
コレクタ層１２と５ＢＤＩＯＩの結合部分を平面的に最
小限カバーする様に形成されている。又、ｐ壁埋込み層
８、ｎ型埋込み層９の各々に制御電極を形成するため、
その領域も確保する様に、イオン注入しである。
次にＳｉＣ２を除去後１表面を３００人程度エツチング
し、ＭＢＥ（分子線エピタキシー装置）の準備室に入れ
、基板加熱を行ないウェーハ表面の汚九を取り除いた。
し、ＭＢＥ（分子線エピタキシー装置）の準備室に入れ
、基板加熱を行ないウェーハ表面の汚九を取り除いた。
更に、ＭＢＥ結晶成長層でアンドープＧａＡｓバッファ
ー層（〜１０＋１４ＣＩＩ＋″″３レベルのｐ−層に通
常なっている）１１を８０００人形成し、更にＳｉを２
Ｘ １０１層ｃｍ−３程度含有するｎ型ＧａＡｓコレ
クタ層、１２を６０００人形成した。続いてＳｉを５
Ｘ １０１５ｃｍ−３程度含有するコレクタ層１３を３
０００人形成、更にＢｅを８ Ｘ １０１８ＧＩＩ＝含
有するベース層１４を２０００人、Ｓｉを２ Ｘ １０
１８ｃｍ−”含有するｎ ｕＡ Ｑ ｘ Ｇａ ＋ −
ｘ Ａｓエミツタ層（ｘ 〜０ 、３程り１５を２００
０人、同程度ドーピングレベルのｎ型ＧａＡｓｊｅｔＦ
１６を３０００人結晶成長した（第１図（ａ））。
ー層（〜１０＋１４ＣＩＩ＋″″３レベルのｐ−層に通
常なっている）１１を８０００人形成し、更にＳｉを２
Ｘ １０１層ｃｍ−３程度含有するｎ型ＧａＡｓコレ
クタ層、１２を６０００人形成した。続いてＳｉを５
Ｘ １０１５ｃｍ−３程度含有するコレクタ層１３を３
０００人形成、更にＢｅを８ Ｘ １０１８ＧＩＩ＝含
有するベース層１４を２０００人、Ｓｉを２ Ｘ １０
１８ｃｍ−”含有するｎ ｕＡ Ｑ ｘ Ｇａ ＋ −
ｘ Ａｓエミツタ層（ｘ 〜０ 、３程り１５を２００
０人、同程度ドーピングレベルのｎ型ＧａＡｓｊｅｔＦ
１６を３０００人結晶成長した（第１図（ａ））。
結晶成長層１２，１３，１４，１５．１６は。
通常のＨＢＴを形成する構造であり、ここで例示した以
外にエミッターベース間のＡＱ混品比を傾斜化或いは、
ベース層中に有効的に電界を生じさせる様にしてＡα混
晶比を傾斜化する等の手法を用いてＨＢＴを高速化する
手法は１本実ｔｉ！例においても有効である。
外にエミッターベース間のＡＱ混品比を傾斜化或いは、
ベース層中に有効的に電界を生じさせる様にしてＡα混
晶比を傾斜化する等の手法を用いてＨＢＴを高速化する
手法は１本実ｔｉ！例においても有効である。
次に通常のプロセス工程を用いてドライエツチング加工
により、素子間、分離するため基板中埋込み層８９より
深く３μｍ程度の深さでＳｉＣ２のＣＶＤ膜３３を被着
させた。又、エミッタ電極２０、ベース電極２１．コレ
クタ電極２２．ドライ加工を用いて形成した。ＳＢＤは
ｎ−コレクタｆｆ１３にゲートメタルＣＡＭ、Ｔ ｉ／
Ｐ ｔ／Ａｕ。
により、素子間、分離するため基板中埋込み層８９より
深く３μｍ程度の深さでＳｉＣ２のＣＶＤ膜３３を被着
させた。又、エミッタ電極２０、ベース電極２１．コレ
クタ電極２２．ドライ加工を用いて形成した。ＳＢＤは
ｎ−コレクタｆｆ１３にゲートメタルＣＡＭ、Ｔ ｉ／
Ｐ ｔ／Ａｕ。
又はＭｏ／Ａｕ）２４が直接形成することによって形成
した。コレクタ層に接続する抵抗は、Ｐｏ１ｙ Ｓ ＋
を用いて表面に形成できるが、本断面図（第１［１Ｊ（
ｂ、））には示していない。又この抵抗はベース層１４
を利用しても形成することができる。又、ｐ壁埋込み層
８．ｎ型埋込みＷＩ９に対する制御電極もドライエツチ
ングを用いて形成した。
した。コレクタ層に接続する抵抗は、Ｐｏ１ｙ Ｓ ＋
を用いて表面に形成できるが、本断面図（第１［１Ｊ（
ｂ、））には示していない。又この抵抗はベース層１４
を利用しても形成することができる。又、ｐ壁埋込み層
８．ｎ型埋込みＷＩ９に対する制御電極もドライエツチ
ングを用いて形成した。
次に、メモリセルの一部分の平面図（第１図（Ｃ））と
断面図（第１図（ｄ））で、埋込み９Ｍ８０層９への烈
を御電権２８，２９の様子を示す。
断面図（第１図（ｄ））で、埋込み９Ｍ８０層９への烈
を御電権２８，２９の様子を示す。
平面図ではＰ壁埋込み層８．ｎ型埋込み層９を各々形成
し、コレクタ部、ＳＢＤ部＝レクタとＳＢＤの結合部分
を囲む様に形成し、α線により発生した電子・正孔の流
入をｐ型埋込み層８．ｎ型埋込み層９で防せいでいる。
し、コレクタ部、ＳＢＤ部＝レクタとＳＢＤの結合部分
を囲む様に形成し、α線により発生した電子・正孔の流
入をｐ型埋込み層８．ｎ型埋込み層９で防せいでいる。
又ＭＢＥによるエビ層２７を全て取り除き基当中で溝堀
りを行ない素子間分離層３３を設ける。
りを行ない素子間分離層３３を設ける。
又、配線１，２，３，４，５．６はＭ ｏ ／ Ａ ｕ
を用いた。
を用いた。
この様なメモリセル構造を実現することで、従来のα線
ソフトエラー率を４桁低減できた。又。
ソフトエラー率を４桁低減できた。又。
コレクタ層１２と、埋込み層８，９の間に完全に空乏化
しているバッファーｆｉｌｌを形成しているので埋込み
層８，９による寄生容量は１０％以下の増加であった。
しているバッファーｆｉｌｌを形成しているので埋込み
層８，９による寄生容量は１０％以下の増加であった。
本実施例では、α線により生成される電子・正孔対のバ
リア及び吸収層としてのｐ−ｎ接合を基板内に選択的に
形成したが５他の方法でも可能である。たとえば、基板
１０上にコレクタＭ１２と同じドーピングレベルで膜厚
４０００人のｎ型埋込み層９を形成後、ベースＭ１４と
同じドーピングレベルで膜厚４０００人のｐ型埋込み層
８を形成した後、エビ！１１，１２，１３，１４．１５
゜１６を形成してもよい。
リア及び吸収層としてのｐ−ｎ接合を基板内に選択的に
形成したが５他の方法でも可能である。たとえば、基板
１０上にコレクタＭ１２と同じドーピングレベルで膜厚
４０００人のｎ型埋込み層９を形成後、ベースＭ１４と
同じドーピングレベルで膜厚４０００人のｐ型埋込み層
８を形成した後、エビ！１１，１２，１３，１４．１５
゜１６を形成してもよい。
実施例２゜
本実施例では、２次元電子ガスをベース層に用いたｐｎ
ｐ型２ＤＥＧ−ＨＢＴに対して本発明を適用した場合の
例を、第２図（ａ）、（ｂ）に示す。
ｐ型２ＤＥＧ−ＨＢＴに対して本発明を適用した場合の
例を、第２図（ａ）、（ｂ）に示す。
まず、半絶縁性ＧａＡｓ基Ｆｉ１０中に選択的にＰ型埋
込み層４９、ｎ型埋込みＮ４８を形成した。
込み層４９、ｎ型埋込みＮ４８を形成した。
即ち、収束イオンビーム（Ｆ ｏｃｕｒｅｄ Ｉ ＯＮ
Ｂｅａｍ Ｍｅｔｈｏｄ）法を用いて、Ｂｅイオンを１
００ｋｓＶの加速電圧８ Ｘ １０１３ｃｍ−２のドー
ス量で選択的にイオン注入後、１０００℃、５秒のラン
プアニールをＮ２雰囲気中で行いＢｅを活性化し、ｐ型
埋込み層４９を形成した。
Ｂｅａｍ Ｍｅｔｈｏｄ）法を用いて、Ｂｅイオンを１
００ｋｓＶの加速電圧８ Ｘ １０１３ｃｍ−２のドー
ス量で選択的にイオン注入後、１０００℃、５秒のラン
プアニールをＮ２雰囲気中で行いＢｅを活性化し、ｐ型
埋込み層４９を形成した。
続いてＳｉイオンを同様に収束イオンビーム法で加速電
圧７０ ｋ ｅＶ、 ３ Ｘ １０”ａｍ−２のドース
量をイオン注入し、９００℃、１５秒のランプアニール
を行ない、ｎ型埋込み層４８を形成した。
圧７０ ｋ ｅＶ、 ３ Ｘ １０”ａｍ−２のドース
量をイオン注入し、９００℃、１５秒のランプアニール
を行ない、ｎ型埋込み層４８を形成した。
次に超高真空中でウェーハの移動を行ない。
ＭＢＥ法を用いてアンドープＧ ａ Ａ ｓ層５１．５
２を２μｍ成長させた。この時通常これらの層５１゜５
２は１０１４ｃ＋ｎ−’以下のＰ−層にしている。しか
し、目的に応じて、５１をｎ−層、５２をｐ−層に変え
ることも可能である。更に、収束イオンビーム法で、Ｂ
ｅを加速電圧５０ｋｅＶ、ドース量８Ｘ １０１３ｅ１
ｍ−２注入し、８５０℃、１０秒のフラッシュアニール
を行なった。次にもう一度ＭＢＥ室にもどして、Ｂｅを
３ Ｘ １０ ”ｃｍ−’含有するｐ−ＧａＡｓ５３を
２５００人成長させ、さらに、Ｓｉを２ Ｘ １０１８
ｃｍ−”含有するｎ型Ａ Ｑ Ｏ，３Ｇａ ｏ、ｔ Ａ
ｓＨ２５を５００人、Ｂｅを５Ｘ １０ ”ｃｍ−３含
有するＡ Ｑ ｎ、３Ｇａ ｎ、７Ａｓ層５６を３００
０人、同程度のＢｅを含有するＧａＡｓ層５７を３００
０人形成した（第２図（ａ））。
２を２μｍ成長させた。この時通常これらの層５１゜５
２は１０１４ｃ＋ｎ−’以下のＰ−層にしている。しか
し、目的に応じて、５１をｎ−層、５２をｐ−層に変え
ることも可能である。更に、収束イオンビーム法で、Ｂ
ｅを加速電圧５０ｋｅＶ、ドース量８Ｘ １０１３ｅ１
ｍ−２注入し、８５０℃、１０秒のフラッシュアニール
を行なった。次にもう一度ＭＢＥ室にもどして、Ｂｅを
３ Ｘ １０ ”ｃｍ−’含有するｐ−ＧａＡｓ５３を
２５００人成長させ、さらに、Ｓｉを２ Ｘ １０１８
ｃｍ−”含有するｎ型Ａ Ｑ Ｏ，３Ｇａ ｏ、ｔ Ａ
ｓＨ２５を５００人、Ｂｅを５Ｘ １０ ”ｃｍ−３含
有するＡ Ｑ ｎ、３Ｇａ ｎ、７Ａｓ層５６を３００
０人、同程度のＢｅを含有するＧａＡｓ層５７を３００
０人形成した（第２図（ａ））。
続いて、実施例１と類似の方法で、ベース電極６１、コ
レクタ電極６２、エミッタ電極６０ｐ−型Ｇ ａ Ａ
ｓ層５３へのショットキー電接６４を形成した。素子間
分離は溝堀り分離層３３を実施例１と同様に用いた。
レクタ電極６２、エミッタ電極６０ｐ−型Ｇ ａ Ａ
ｓ層５３へのショットキー電接６４を形成した。素子間
分離は溝堀り分離層３３を実施例１と同様に用いた。
このトランジスタでは、ベース層はｎ型−ＡｕＧａＡｓ
層５５とｐ−ＧａＡｓ層５３の間に形成される２次元電
子ガスにより形成される。
層５５とｐ−ＧａＡｓ層５３の間に形成される２次元電
子ガスにより形成される。
エミッタ暦５６及びベース層を形成する２次元電子の供
給層であるｎ型ＡＱＧａＡｓ層５５とのｐ−ｎ接合は、
ｎ型ＡＱＧａＡｓ層中に、中性領域が残らない様に、膜
厚、ドーピングレベルは設定する。
給層であるｎ型ＡＱＧａＡｓ層５５とのｐ−ｎ接合は、
ｎ型ＡＱＧａＡｓ層中に、中性領域が残らない様に、膜
厚、ドーピングレベルは設定する。
ｐ−ｎ接合の順序が実施例１と逆になっているのは、ｐ
ｎｐ２ＤＥＧ−ＨＢＴであり、電子ト正孔の役割が逆に
なっていることによっている。
ｎｐ２ＤＥＧ−ＨＢＴであり、電子ト正孔の役割が逆に
なっていることによっている。
又、実施例１と同様に埋込み層に対する制＃電極を形成
した。又、埋込み９層又はｎ層は、実施例１と同様にエ
ビ層を用いても形成できる。
した。又、埋込み９層又はｎ層は、実施例１と同様にエ
ビ層を用いても形成できる。
この様に、コレクタ層及び、ＳＢＤをｐ−ｎ接合埋込み
層で保護できたため、本メモリセルを用いてＩＫｂｉｔ
ＳＲＡＭを形成したところ埋込み層がない場合に比
べて約５桁のソフトエラー率低減を達成できた。又、コ
レクタ層５８と埋込み層４８．４９の間に空乏化したバ
ッファー層５１゜５２を挿入したことにより寄生容量を
増加させることは殆んどなかった。
層で保護できたため、本メモリセルを用いてＩＫｂｉｔ
ＳＲＡＭを形成したところ埋込み層がない場合に比
べて約５桁のソフトエラー率低減を達成できた。又、コ
レクタ層５８と埋込み層４８．４９の間に空乏化したバ
ッファー層５１゜５２を挿入したことにより寄生容量を
増加させることは殆んどなかった。
本実施例ではＧａＡｓ／ＡＱＧａＡｓ系へテロ接合を用
いて説明したが、他のへテロ接合系、ｒｎＰ−ＩｎＧａ
ＡｓＰ、ＩｎＧａＡｓ／ＡＱ ＩｎＡｓ、Ｉ ｎ Ｐ−
ＩｎＧａＡｓ、ＧａＡｓ／Ｇｅ＋ ＡＱＧａＡｓ／Ｇｅ
等のへテロ接合系でも有効である。
いて説明したが、他のへテロ接合系、ｒｎＰ−ＩｎＧａ
ＡｓＰ、ＩｎＧａＡｓ／ＡＱ ＩｎＡｓ、Ｉ ｎ Ｐ−
ＩｎＧａＡｓ、ＧａＡｓ／Ｇｅ＋ ＡＱＧａＡｓ／Ｇｅ
等のへテロ接合系でも有効である。
本発明は、ＨＢＴのみならずホモ接合バイポーラトラン
ジスタでも有効である。
ジスタでも有効である。
又、２次元正孔ガスをベースに用いるｎｐ （１１ｆＪ
２次元ホールガスーＨＢＴでも本実施例に示す様なα線
ソフトエラー対策が有効である。
２次元ホールガスーＨＢＴでも本実施例に示す様なα線
ソフトエラー対策が有効である。
又１本実施例では単一へテロ接合による２ＤＥＣの場合
を示したが、ダブルへテロ構造を用いて２ＤＥＣの′ａ
度を約２倍にすることも可能である。
を示したが、ダブルへテロ構造を用いて２ＤＥＣの′ａ
度を約２倍にすることも可能である。
本発明によれば、ＨＢＴのコレクタ層及びショットキー
バリアダイオード部分を、ｐ−ｎ接合半導体層を基板と
の間に形成して保Ｓしたので、従来のメモリセルに比べ
てα線によるソフトエラー率が約４〜５桁も／Ｊ％さく
することができた。又、係るρ−ｎ接合つａ域を基板に
選択的に形成した場合はコレクター基板間寄生容量を大
きくすることがない。
バリアダイオード部分を、ｐ−ｎ接合半導体層を基板と
の間に形成して保Ｓしたので、従来のメモリセルに比べ
てα線によるソフトエラー率が約４〜５桁も／Ｊ％さく
することができた。又、係るρ−ｎ接合つａ域を基板に
選択的に形成した場合はコレクター基板間寄生容量を大
きくすることがない。
第１図は、本発明の実施例１を示す断面図又は平面図で
ある。 第２図は本発明の実施例２を示す断面図である。 ８．４９・・・Ｐ型埋込み層、９，４８・・・ｎ型埋込
み層、１４，５４．５５・・・ベース層、５４・・・２
次元電子ガス、１５・・・ｎ型ＡρＧａＡｓ （エミッ
タ）。 １６− ｎ型Ｇ ａ Ａ ｓ、＋ １，５ ］、５２−
・・アンドープバッファーＧａＡｓ、５８・・・Ｐ型Ｇ
ａ Ａ ｓコレクタ層、１２・・・ｎ型ＧａＡｓコレ
クタ層、２４．６４・・・ショットキー’Ｒ極、 ２０
、６０・・・エミッタ電極、２２．６２・・・コレク
タ電廣、２１．６１・・・ベース電極、２８．２９・・
・制御電極。 ３３・・・素子間分踵絶朦物６ ・′） 代理人 弁理士 小川勝馬 、１ ゝ−− 第７の 第１ａ
ある。 第２図は本発明の実施例２を示す断面図である。 ８．４９・・・Ｐ型埋込み層、９，４８・・・ｎ型埋込
み層、１４，５４．５５・・・ベース層、５４・・・２
次元電子ガス、１５・・・ｎ型ＡρＧａＡｓ （エミッ
タ）。 １６− ｎ型Ｇ ａ Ａ ｓ、＋ １，５ ］、５２−
・・アンドープバッファーＧａＡｓ、５８・・・Ｐ型Ｇ
ａ Ａ ｓコレクタ層、１２・・・ｎ型ＧａＡｓコレ
クタ層、２４．６４・・・ショットキー’Ｒ極、 ２０
、６０・・・エミッタ電極、２２．６２・・・コレク
タ電廣、２１．６１・・・ベース電極、２８．２９・・
・制御電極。 ３３・・・素子間分踵絶朦物６ ・′） 代理人 弁理士 小川勝馬 、１ ゝ−− 第７の 第１ａ
Claims (1)
- 【特許請求の範囲】 １、少なくとも１つの半導体素子と、該半導体素子の底
部を構成する第１の半導体層と反対の導伝型を有しかつ
該第１の半導体層の下部に設けられた第２の半導体層と
、該第１の半導体層と同じ導伝型を有しかつ該第２の半
導体層の下部に接するように設けられた第３の半導体層
とを有することを特徴とする半導体装置。 ２、前記半導体素子は、バイポーラ・トランジスタであ
り、前記第１の半導体層はコレクタ層であることを特徴
とする特許請求の範囲第１項記載の半導体装置。 ３、前記半導体素子は、ショットキーバリアダイオード
（ＳＢＤ）であることを特徴とする特許請求の範囲第１
項記載の半導体装置。 ４、前記第１の半導体層と前記第２の半導体層との間に
は、不純物濃度が１０＾１＾５ｃｍ＾−＾３以下である
第４の半導体層が形成されていることを特徴とする特許
請求の範囲第１項ないし第３項記載の半導体装置。 ５、前記第２の半導体層と前記第３の半導体層の少なく
とも一方には、担体を制御する電極が形成されているこ
とを特徴とする特許請求の範囲第１項ないし第４項記載
の半導体装置。 ６、前記第２の半導体層および第３の半導体層は基板内
に選択的に形成されていることを特徴とする特許請求の
範囲第１項ないし第５項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149504A JPS636875A (ja) | 1986-06-27 | 1986-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149504A JPS636875A (ja) | 1986-06-27 | 1986-06-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS636875A true JPS636875A (ja) | 1988-01-12 |
Family
ID=15476595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61149504A Pending JPS636875A (ja) | 1986-06-27 | 1986-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS636875A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7638820B2 (en) | 2001-07-27 | 2009-12-29 | Fairchild Semiconductor Corporation | Contact method for thin silicon carbide epitaxial layer and semiconductor devices formed by those methods |
-
1986
- 1986-06-27 JP JP61149504A patent/JPS636875A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7638820B2 (en) | 2001-07-27 | 2009-12-29 | Fairchild Semiconductor Corporation | Contact method for thin silicon carbide epitaxial layer and semiconductor devices formed by those methods |
| USRE42423E1 (en) | 2001-07-27 | 2011-06-07 | Fairchild Semiconductor Corporation | Contact method for thin silicon carbide epitaxial layer and semiconductor devices formed by those methods |
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