JPS636886B2 - - Google Patents
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- Publication number
- JPS636886B2 JPS636886B2 JP56069457A JP6945781A JPS636886B2 JP S636886 B2 JPS636886 B2 JP S636886B2 JP 56069457 A JP56069457 A JP 56069457A JP 6945781 A JP6945781 A JP 6945781A JP S636886 B2 JPS636886 B2 JP S636886B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- control circuit
- fault
- failure
- branch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は演算処理装置の制御回路部の障害を検
出する演算処理装置に関するものである。
出する演算処理装置に関するものである。
演算処理装置の制御回路部の障害検出は、デー
タ回路部、制御回路部を二重に持ち、演算の結果
を比較することにより検出している。又、他の従
来技術では、テストプログラムをシステム・プロ
グラムの中に組込み、システムが待ち状態の時テ
ストプログラムを実行し、その結果により障害を
検出している。
タ回路部、制御回路部を二重に持ち、演算の結果
を比較することにより検出している。又、他の従
来技術では、テストプログラムをシステム・プロ
グラムの中に組込み、システムが待ち状態の時テ
ストプログラムを実行し、その結果により障害を
検出している。
処理装置の制御回路の障害を検出する為に、回
路を二重化し、演算結果を比較し障害を検出する
方法では、二重化の為に大量のハードウエアーが
必要となる。特に大型機では、膨大なハードウエ
ア量となり、二重化にして障害を検出するのは困
難である。又、テスト・プログラムをシステム・
プログラムの中に組込み、システムが待ち状態の
時、テスト・プログラムを実行し、その結果によ
り障害を検出する方法では、インタミツテントな
障害の検出は、不可能である。又、全ての制御回
路をテストする為には、テスト・プログラム量の
増加と実行時間が増加し、システム・プログラム
の中には組込むことが出来ないという欠点もあ
り、また組込み可能な量のテスト・プログラムで
は、全ての制御回路の障害を検出することが出来
ないという欠点がある。
路を二重化し、演算結果を比較し障害を検出する
方法では、二重化の為に大量のハードウエアーが
必要となる。特に大型機では、膨大なハードウエ
ア量となり、二重化にして障害を検出するのは困
難である。又、テスト・プログラムをシステム・
プログラムの中に組込み、システムが待ち状態の
時、テスト・プログラムを実行し、その結果によ
り障害を検出する方法では、インタミツテントな
障害の検出は、不可能である。又、全ての制御回
路をテストする為には、テスト・プログラム量の
増加と実行時間が増加し、システム・プログラム
の中には組込むことが出来ないという欠点もあ
り、また組込み可能な量のテスト・プログラムで
は、全ての制御回路の障害を検出することが出来
ないという欠点がある。
本発明の目的とするところは、前記の如き従来
の問題点を除去するものであり、少量のハードウ
エアにより、処理装置の制御回路の障害を有効に
検出し誤演算を防止する効果を有する処理装置を
提供することにある。
の問題点を除去するものであり、少量のハードウ
エアにより、処理装置の制御回路の障害を有効に
検出し誤演算を防止する効果を有する処理装置を
提供することにある。
この発明の特徴とするところは、制御回路から
の制御信号をスタツクするレジスタと、上記制御
信号を作り出す条件信号をスタツクするレジスタ
と、障害検出テーブルを持ち、各々のレジスタの
値を障害検出の索引アドレスとし、そのアドレス
により、障害検出テーブルを索引し、その結果に
より制御回路部の障害を検出するものである。障
害検出テーブルには、前もつて条件信号と制御信
号とにより作られる正常動作時の組合せパターン
により索引される部分には障害無しの情報を、他
のパターンにより索引される部分には障害有りの
情報を持たせておく。
の制御信号をスタツクするレジスタと、上記制御
信号を作り出す条件信号をスタツクするレジスタ
と、障害検出テーブルを持ち、各々のレジスタの
値を障害検出の索引アドレスとし、そのアドレス
により、障害検出テーブルを索引し、その結果に
より制御回路部の障害を検出するものである。障
害検出テーブルには、前もつて条件信号と制御信
号とにより作られる正常動作時の組合せパターン
により索引される部分には障害無しの情報を、他
のパターンにより索引される部分には障害有りの
情報を持たせておく。
第１図は本発明の一実施例を示し、本発明方式
を命令バツフア制御部に適用した例である。本発
明には直接関係はしないが、実施例を説明する上
で必要となる為、第２図を用いて命令バツフア制
御部１の動作を簡単に説明する。第２図は分岐命
令が処理される時の命令バツフア制御部１の動作
フローである。命令バツフアは、IBR０，IBR
１，IBR２，IBR３と名付けられる４本あり、そ
の各々に対応し、その内容が有効であり使用可を
表示する有効表示子IB０RDY，IB１RDY，IB
２RDY，IB３RDYが設けられ、命令バツフア
IBRにメモリから読み出された命令がセツトされ
ると、対応する有効表示子が、オン（“１”）とな
り、使い終るとオフ“０”となる。分岐命令を高
速で処理する為に、ストリームを２本持ち、各々
ストリームIB０，ストリームIB２とする。スト
リームIB０は、命令バツフアIBR０，IBR１を使
用して処理を行ない、ストリームIB２は命令バ
ツフアIBR２，IBR３を使用して処理を行なう。
例えば、IBR０，IBR１を使用して処理している
ストリームIB０を実行していて、分岐命令がデ
コードされると、分岐先命令の読出し論理が起動
され、読出された分岐先命令群はIBR２，IBR３
へセツトされる。同時にIB２RDY，IB３RDYが
“１”とされ、IBR２，IBR３が有効であること
を表示する。分岐が成功か不成功かの判定が決る
と、成功ならば実行ストリームIB０及びIB０
RDY，IB１RDYを“０”とし、他ストリームIB
２を“１”とする。ストリームIB２がオン状態
になると、IBR２，IBR３を使用して処理を開始
し分岐先命令は、順次処理される。分岐不成功な
らば、分岐先命令群をセツトしたIBR２，IBR３
の有効表示子IB２RDY，IB３RDYを“０”とす
る。ストリームIB０はIBR０，IBR１を使用して
分岐命令の次の命令より順次命令を処理する。分
岐命令がデコードされず、処理が実行されている
場合は、IBR０又はIBR１が使い終ると有効表示
子IB０RDY又はIB１RDYは“０”となる。IB
０RDY又はIB１RDYがオフ状態になると、命令
の読出し論理が起動され、命令が読出され、IB
０RDY又は、IB１RDYのオフ状態の方のIBRへ
セツトされ、同時に、命令セツトされた方に対応
する有効表示子IB０RDY又はIB１RDYが“１”
となる。この様にして命令は順次処理されてい
く。ストリームIB２で処理が行なわれている場
合も、同様である。
を命令バツフア制御部に適用した例である。本発
明には直接関係はしないが、実施例を説明する上
で必要となる為、第２図を用いて命令バツフア制
御部１の動作を簡単に説明する。第２図は分岐命
令が処理される時の命令バツフア制御部１の動作
フローである。命令バツフアは、IBR０，IBR
１，IBR２，IBR３と名付けられる４本あり、そ
の各々に対応し、その内容が有効であり使用可を
表示する有効表示子IB０RDY，IB１RDY，IB
２RDY，IB３RDYが設けられ、命令バツフア
IBRにメモリから読み出された命令がセツトされ
ると、対応する有効表示子が、オン（“１”）とな
り、使い終るとオフ“０”となる。分岐命令を高
速で処理する為に、ストリームを２本持ち、各々
ストリームIB０，ストリームIB２とする。スト
リームIB０は、命令バツフアIBR０，IBR１を使
用して処理を行ない、ストリームIB２は命令バ
ツフアIBR２，IBR３を使用して処理を行なう。
例えば、IBR０，IBR１を使用して処理している
ストリームIB０を実行していて、分岐命令がデ
コードされると、分岐先命令の読出し論理が起動
され、読出された分岐先命令群はIBR２，IBR３
へセツトされる。同時にIB２RDY，IB３RDYが
“１”とされ、IBR２，IBR３が有効であること
を表示する。分岐が成功か不成功かの判定が決る
と、成功ならば実行ストリームIB０及びIB０
RDY，IB１RDYを“０”とし、他ストリームIB
２を“１”とする。ストリームIB２がオン状態
になると、IBR２，IBR３を使用して処理を開始
し分岐先命令は、順次処理される。分岐不成功な
らば、分岐先命令群をセツトしたIBR２，IBR３
の有効表示子IB２RDY，IB３RDYを“０”とす
る。ストリームIB０はIBR０，IBR１を使用して
分岐命令の次の命令より順次命令を処理する。分
岐命令がデコードされず、処理が実行されている
場合は、IBR０又はIBR１が使い終ると有効表示
子IB０RDY又はIB１RDYは“０”となる。IB
０RDY又はIB１RDYがオフ状態になると、命令
の読出し論理が起動され、命令が読出され、IB
０RDY又は、IB１RDYのオフ状態の方のIBRへ
セツトされ、同時に、命令セツトされた方に対応
する有効表示子IB０RDY又はIB１RDYが“１”
となる。この様にして命令は順次処理されてい
く。ストリームIB２で処理が行なわれている場
合も、同様である。
第１図に於いて、１は上記で説明した命令バツ
フア制御部である。a0〜a2は命令バツフア制御部
へ与えられる命令バツフア制御に関する条件信号
であり、a0は分岐先命令読出し終了信号、a1は分
岐成功信号、a2は分岐不成功信号である。２〜４
は条件信号a0〜a2がスタツクされるレジスタであ
る。b0〜b3は命令バツフア制御信号であり、図示
されない部分へ制御信号として与えられ、b0は
IB０RDYおよびIB１RDY信号、b1は、IB２
RDYおよびIB３RDY信号、b2はIB０信号、b3は
IB２信号である。５〜８は制御信号b0〜b3をス
タツクするレジスタである。１４は、障害検出テ
ーブルであり、レジスタ２〜８の出力であるa3〜
a5、b4〜b7はテーブル・サーチ・アドレス信号で
ある。障害検出テーブル１４は第３図に示すごと
く、入力となるテーブル・サーチ・アドレスa3，
a4，a5，b4，b5，b6，b7のとる値に対し、障害情
報a9を出力する。即ち図に示すテーブル・サー
チ・アドレスの10のケースについて障害情報a9は
“０”であり、その他のとき障害を表わす“１”
である。
フア制御部である。a0〜a2は命令バツフア制御部
へ与えられる命令バツフア制御に関する条件信号
であり、a0は分岐先命令読出し終了信号、a1は分
岐成功信号、a2は分岐不成功信号である。２〜４
は条件信号a0〜a2がスタツクされるレジスタであ
る。b0〜b3は命令バツフア制御信号であり、図示
されない部分へ制御信号として与えられ、b0は
IB０RDYおよびIB１RDY信号、b1は、IB２
RDYおよびIB３RDY信号、b2はIB０信号、b3は
IB２信号である。５〜８は制御信号b0〜b3をス
タツクするレジスタである。１４は、障害検出テ
ーブルであり、レジスタ２〜８の出力であるa3〜
a5、b4〜b7はテーブル・サーチ・アドレス信号で
ある。障害検出テーブル１４は第３図に示すごと
く、入力となるテーブル・サーチ・アドレスa3，
a4，a5，b4，b5，b6，b7のとる値に対し、障害情
報a9を出力する。即ち図に示すテーブル・サー
チ・アドレスの10のケースについて障害情報a9は
“０”であり、その他のとき障害を表わす“１”
である。
障害情報a9はANDゲート１２に与えられる。
ORゲート１０はa3〜a5のいずれかが“１”のと
き出力a6を“１”にする。従つてANDゲート１
２はテーブル１４からの障害情報a9が“１”のと
き開き、チエツクラツチ１３をセツトする。コン
ベア回路９はb0〜b3とb4〜b7を比較し、制御信号
b0〜b3が変化したとき信号a7を“１”にする。a7
はANDゲート１１に与えられる。ANDゲート１
１は条件信号a0〜a2が共に“０”即ち条件信号が
与えられていないのに制御信号b0〜b3が変化した
ときチエツクラツチ１３をセツトするよう働く。
ORゲート１０はa3〜a5のいずれかが“１”のと
き出力a6を“１”にする。従つてANDゲート１
２はテーブル１４からの障害情報a9が“１”のと
き開き、チエツクラツチ１３をセツトする。コン
ベア回路９はb0〜b3とb4〜b7を比較し、制御信号
b0〜b3が変化したとき信号a7を“１”にする。a7
はANDゲート１１に与えられる。ANDゲート１
１は条件信号a0〜a2が共に“０”即ち条件信号が
与えられていないのに制御信号b0〜b3が変化した
ときチエツクラツチ１３をセツトするよう働く。
チエツクラツチ１３がセツトされ、障害を検出
するとエラー確定信号c0は“１”となり、スタツ
クレジスタ２〜８を凍結し、障害発生情報（どれ
が誤動作したかの判別に使用）を残す。又、障害
検出後の動作は、周知のごとく、処理装置の凍
結、ログアウト、リトライと順次処理が行なわれ
る。
するとエラー確定信号c0は“１”となり、スタツ
クレジスタ２〜８を凍結し、障害発生情報（どれ
が誤動作したかの判別に使用）を残す。又、障害
検出後の動作は、周知のごとく、処理装置の凍
結、ログアウト、リトライと順次処理が行なわれ
る。
ストリームIB０で処理を実行時、分岐命令が
デコードされ、分岐先命令の読出しが終了する
と、分岐先命令読出し終了信号a1は“１”（１サ
イクルだけ“１”）となる。命令バツフア制御部
１が正常に動作していれば、IB２RDYおよびIB
３RDY信号b1が“１”となる。条件信号a0〜a2
及び制御信号b0〜b3はスタツクレジスタ２〜８に
毎サイクルスタツクされており、この場合
“1001110”がスタツクレジスタ２〜８に、スタツ
クされている。このスタツク情報であるテーブ
ル・サーチ・アドレス信号a3〜a5、b4〜b7により
障害検出テーブル１４をサーチし、障害情報をテ
ーブル・サーチ出力信号a9に得る。第３図より、
この場合は、“０”が得られ、制御回路が正常に
動作した事が判定され、エラーラツチ１３はセツ
トされない。命令バツフア制御部１が誤動作した
場合は、スタツクレジスタ２〜８には、
“1001110”、“1001101”以外の“100××××”が
スタツクされ、このアドレスにより、テーブルが
サーチされ、障害情報を得る。第３図より、この
時は“１”が得られ、制御回路１が誤動作した事
が判定されエラーラツチ１３は“１”となり障害
を検出する。
デコードされ、分岐先命令の読出しが終了する
と、分岐先命令読出し終了信号a1は“１”（１サ
イクルだけ“１”）となる。命令バツフア制御部
１が正常に動作していれば、IB２RDYおよびIB
３RDY信号b1が“１”となる。条件信号a0〜a2
及び制御信号b0〜b3はスタツクレジスタ２〜８に
毎サイクルスタツクされており、この場合
“1001110”がスタツクレジスタ２〜８に、スタツ
クされている。このスタツク情報であるテーブ
ル・サーチ・アドレス信号a3〜a5、b4〜b7により
障害検出テーブル１４をサーチし、障害情報をテ
ーブル・サーチ出力信号a9に得る。第３図より、
この場合は、“０”が得られ、制御回路が正常に
動作した事が判定され、エラーラツチ１３はセツ
トされない。命令バツフア制御部１が誤動作した
場合は、スタツクレジスタ２〜８には、
“1001110”、“1001101”以外の“100××××”が
スタツクされ、このアドレスにより、テーブルが
サーチされ、障害情報を得る。第３図より、この
時は“１”が得られ、制御回路１が誤動作した事
が判定されエラーラツチ１３は“１”となり障害
を検出する。
条件信号の分岐成功a1及び分岐不成功a2が
“１”となると、正常に動作していれば、第２図
の動作フロー通りに命令バツフア制御部１は動作
し、テーブル・サーチ・アドレス“0100101”及
び“0011010”がスタツクされ、テーブルをサー
チし、障害情報“０”が得られ、制御回路が正常
に動作した事が判定される。命令バツフア制御部
１が誤動作すると、スタツク・レジスタ２〜８に
は、“0010101”、“0011010”、“0100101”、
“0101010”以外の“001××××”あるいは“010
××××”が、スタツクされ、この情報によりテ
ーブルをサーチすると、障害情報“１”が得ら
れ、制御回路が、誤動作した事が判定され、障害
を検出する。
“１”となると、正常に動作していれば、第２図
の動作フロー通りに命令バツフア制御部１は動作
し、テーブル・サーチ・アドレス“0100101”及
び“0011010”がスタツクされ、テーブルをサー
チし、障害情報“０”が得られ、制御回路が正常
に動作した事が判定される。命令バツフア制御部
１が誤動作すると、スタツク・レジスタ２〜８に
は、“0010101”、“0011010”、“0100101”、
“0101010”以外の“001××××”あるいは“010
××××”が、スタツクされ、この情報によりテ
ーブルをサーチすると、障害情報“１”が得ら
れ、制御回路が、誤動作した事が判定され、障害
を検出する。
以上の様に、条件信号をスタツクするレジスタ
と、制御信号をスタツクするレジスタを有し、こ
の情報を、障害検出テーブルのサーチ・アドレス
とし、障害検出テーブルをサーチし、障害を検出
するものであり、処理装置の制御回路の障害を有
効かつ速やかに検出することが出来る。
と、制御信号をスタツクするレジスタを有し、こ
の情報を、障害検出テーブルのサーチ・アドレス
とし、障害検出テーブルをサーチし、障害を検出
するものであり、処理装置の制御回路の障害を有
効かつ速やかに検出することが出来る。
以上述べた如き構成であるから、本発明におい
ては、少量のハードウエアーにより、処理装置の
制御回路の障害を、有効かつ速やかに、検出し、
誤演算を防止する効果を得ることが出来る。
ては、少量のハードウエアーにより、処理装置の
制御回路の障害を、有効かつ速やかに、検出し、
誤演算を防止する効果を得ることが出来る。
第１図は本発明の一実施例を示すブロツク図、
第２図は本発明の一実施例に用いた、制御回路の
動作を説明するためのフロー図、第３図は第１図
の障害検出テーブルの例を示す図である。 １……命令バツフア制御部、２〜８……レジス
タ、１４……障害検出テーブル。
第２図は本発明の一実施例に用いた、制御回路の
動作を説明するためのフロー図、第３図は第１図
の障害検出テーブルの例を示す図である。 １……命令バツフア制御部、２〜８……レジス
タ、１４……障害検出テーブル。
Claims (1)
- １ 制御回路部からの制御信号をスタツクする第
１のレジスタと、上記制御信号を作り出す上記制
御回路部へ与えられる条件信号をスタツクする第
２のレジスタと、障害検出テーブルを持ち、上記
第１、第２のレジスタの値を障害検出テーブルの
索引アドレスとし、索引結果により制御回路部の
障害を検出することを特徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56069457A JPS57185549A (en) | 1981-05-11 | 1981-05-11 | Operation processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56069457A JPS57185549A (en) | 1981-05-11 | 1981-05-11 | Operation processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57185549A JPS57185549A (en) | 1982-11-15 |
| JPS636886B2 true JPS636886B2 (ja) | 1988-02-12 |
Family
ID=13403192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56069457A Granted JPS57185549A (en) | 1981-05-11 | 1981-05-11 | Operation processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57185549A (ja) |
-
1981
- 1981-05-11 JP JP56069457A patent/JPS57185549A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57185549A (en) | 1982-11-15 |
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