JPS636889B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はマイクロプロセツサ等に接続される周
辺制御集積回路装置の制御レジスタアクセス装置
に係り、特に、制御レジスタをRAMで構成する
周辺制御集積回路装置の制御レジスタアクセス方
式に関する。

〔従来技術〕

第１図は、計算機システムの概略構成図を示
す。中央処理装置CPU１１からはアドレスやデ
ータ等の情報を送る経路としてのCPUバス１０
が配線され、CPUバス１０には主メモリ１２や
各種周辺制御装置１３が接続される。ここで周辺
制御１３としては、各種表示装置や印刷装置ある
いはキーボードなどの入出力装置を制御するも
の、磁気テープや磁気デイスク等の外部記憶装置
を制御するもの、他のシステムとの間の通信を制
御するもの、メモリ管理装置や計時装置等のシス
テム内部の制御を行なうもの、などの各種制御装
置が含まれる。制御装置１３は、一般に、CPU
１１から転送される制御データや周辺装置の状態
をCPU１１に知らせるための制御データを格納
する制御レジスタ１４をもち、この制御レジスタ
１４の制御データを制御回路部１５で解読処理し
て制御を行なう。図中９は制御情報である。

第２図は、従来から一般に用いられている周辺
制御装置の制御レジスタ１４の回りの構成を示
す。CPU１１からは、まずアクセスしようとす
る制御レジスタ１４のアドレスが送られ、アドレ
スレジスタ２１に一時記憶される。このアドレス
情報はアドレスデコーダ２２でデコードされ、対
応する制御レジスタ１４がアクセスされる。制御
レジスタ１４には、CPU１１から制御データを
転送する書込みレジスタ２３と、周辺制御装置の
状態をCPU１１に知らせる制御データを格納す
る読出しレジスタ２４がある。書込郵レジスタ２
３の出力データ及び読出しレジスタ２４の入力デ
ータは、専用配線２ａで制御回路部に接続されて
おり、種々の制御動作が行なわれる。

制御レジスタアドレスの指定には、CPU１１
のデータバスを介してあらかじめアドレスレジス
タ２１に書込んでおく方式の他、CPU１１のア
ドレスバスを介して直接指定する方式も多く用い
られている。

このような個別の制御レジスタを用いる方式
は、扱う制御データが少ない場合は問題ないが、
制御装置が高機能になり、扱う制御データが増大
すると、専用配線２ａが増え制御回路部１５も複
雑になつて装置が大型化するという問題がある。

また、第２図の例では書込みレジスタ２３は書
込み専用、読出しレジスタ２４は読出し専用とな
つているが、周辺装置を駆動するリフトウエアか
らは、書込みレジスタ２３の制御データを再び
CPU１１から読出したいという場合が少なくな
い。更に、制御装置を大規模集積回路上に作るよ
うな場合には、その試験を完全にするため、すべ
てのレジスタが任意に読み書きできることが望ま
しい。このような要求に対しては、書込みレジス
タ２３に読出し口を設けたり、読出しレジスタ２
４に書込み口を設けることで可能ではあるが、制
御レジスタ数が多いと付加回路が著しく増大する
ため、現実的ではない。

〔発明の目的〕

本発明の目的は、周辺制御装置が高機能化して
扱う制御データが増大しても、集積効率が高く、
またCPUから任意に制御データの読み書きが可
能となる周辺制御集積回路装置の制御レジスタア
クセス装置を提供するにある。

〔発明の概要〕

本発明の特徴は、制御回路部をマイクロプログ
ラム制御装置とバス構造化されたデータ処理装置
で構成したことにある。

〔発明の実施例〕

第３図は本発明の一実施例の周辺制御装置の構
成を示す。これは、二ポートRAM３１、第一の
アドレスレジスタ３２、第二のアドレスレジスタ
３３、マイクロプログラム制御装置３４、データ
処理装置３５から成る。二ポートRAM３１は、
ポートＡ、ポートＢの二つの入出力口をもち、そ
れぞれのアドレス入力によつて独立にアクセスで
きる。CPU１１からは、CPUバス１０を介して
あらかじめアクセスする制御レジスタ１４のアド
レスが転送され、第一のアドレスレジスタ３２に
置数される。この後、RAM３１をアクセスする
と、ポートＡを介して指定アドレスに対して任意
のタイミングで読み書きできる。この実施例では
第一のアドレスレジスタ３２を用いてRAMアド
レスを指定しているが、CPU１１のアドレスバ
スを介して直接指定する方法もある。一方、マイ
クロプログラム制御装置３４によつて第二のアド
レスレジスタ３３やデータ処理装置３５が制御さ
れており、必要に応じてRAMのポートＢを介し
てデータ処理装置３５との間で制御データがやり
とりされる。データ処理装置３５は内部にワーク
レジスタ３６や演算器３７等の回路をもち、
CPU１１から送られた制御データを解読処理し
て周辺装置を制御する。

このように、本実施例では、制御データを二ポ
ートRAM３１に格納し、RAM３１とデータ処
理装置３５との間は限られた本数のバス配線３ａ
で接続できる結果、扱う制御データの多いもので
もコンパクトな構成にすることができる。また、
CPU１１からのアクセスは、すべてのアドレス
に対し任意のタイミングで読み書き可能となる。

第４図は、本発明の他の実施例を示す。

制御データを格納するものとして第３図の二ポ
ートRAM３１に替えて一ポートRAM４１とし
たものである。CPU１１からは、CPUバス１０
を介して、アクセスする制御データに対応するア
ドレスが指定され、第一のアドレスレジスタ３２
に格納される。また、第二のアドレスレジスタ３
３は内部でアクセスするRAMのアドレスを管理
するもので、マイクロプログラム制御装置３４か
ら指定される情報を一時記憶する。二つのアドレ
スレジスタ３２，３３の出力はアドレス選択回路
４２で選択され一ポートRAM４１に供給され
る。アドレス選択回路４２はタイミング信号Ｍを
受けており、Ｍが“０”の間は第一のアドレスレ
ジスタ３２を、Ｍが“１”の間は第二のアドレス
レジスタ３３を選択する。RAM４１のポート
は、二つのスイツチング手段４３を介して、一方
は、CPUバス１０に、もう一方はデータ処理装
置３５に接続されている。それぞれのスイツチン
グ手段にはスイツチ信号としてそれぞれ，Ｍが
接続されている。従つて、タイミング信号の期
間には、第一のアドレスレジスタ３２の示すアド
レスに対しCPU１１からアクセスでき、Ｍの期
間は第二のアドレスレジスタ３３の示すアドレス
に対して内部からアクセスできる。すなわち、一
ポートRAM４１でありながら、時分割で両側か
らアクセスし得るため、あたかも、二ポート
RAM３１のように動作させることができる。

第５図、第６図は、それぞれ二ポートRAM、
および一ポートRAM４１の１ビツトの代表的な
回路例を示したものである。二ポートRAM３１
の１ビツトは八ケのトランジスタで構成され、二
本のワード線と四本のデータ線が縦横に配線され
る。これに対し一ポートRAMは六トランジスタ
で構成され、信号配線は一本のワード線と二本の
データ線である。図からも明らかな通り、ハード
ウエア量には大差があり、通常、二ポートRAM
３１は一ポートRAM４１の1.5〜２倍の大きさと
なる。

従つて、第４図の実施例では、第３図の実施例
よりもさらに小型になる。ただし、第３図の実施
例はCPU１１から任意のタイミングで読み書き
できるのに対し、第４図の実施例ではタイミング
信号Ｍの制約を受ける。これは、CPU１１と周
辺制御装置が同一のクロツクで同期動作を行なう
場合には、同期クロツクからタイミング信号Ｍを
生成し、RAM４１をCPU１１のメモリクロツク
の二倍の速度で動作させることにより、CPU１
１からは任意の時点でRAMアクセスできるかの
ごとく見えるため問題とならない。従つて、
CPU１１と周辺制御装置が非同期動作を行なう
場合には、注意が必要であるが以下の実施例でこ
れを説明する。

第７図は、更に他の実施例として、本発明を実
施したCRTコントローラLSI７０の概略ブロツク
図を示す。各種図形を発生する描画制御プロセツ
サ７１、CRT画面の走査に従つて表示のための
メモリアドレスを発生する表示制御プロセツサ７
２、各種タイミング信号を発生するタイミング制
御プロセツサ７３の三つのプロセツサを基本と
し、更に、CPUバス１０と内部のインタフエー
スを司るCPUインタフエース回路７４、表示デ
ータを格納する画像メモリやCRT装置と各プロ
セツサのインタフエースを司るCRTインタフエ
ース回路７５から成る。この実施例では、内部の
各制御プロセツサの動作クロツクとCPU側の動
作クロツクは独立であり、互いに非同期動作を行
ない得る。

また、各プロセツサはいずれもマイクロプログ
ラム制御され、第８図に示すように、マイクロプ
ログラム制御装置３４、データ処理装置３５、制
御レジスタ部８１から成る。更に、データ処理装
置３５は、ワークレジスタ３６、演算部３７、比
較器８２、バツフアレジスタ８３をもち、それら
がバス配線によつて接続されている。マイクロプ
ログラム制御装置３４はROMに格納されたマイ
クロ命令を順次読出してデータ処理装置３５や制
御レジスタ部８１を制御する各種制御信号を発生
する。これに伴つて制御レジスタ部８１からは適
宜制御データが読出され、データ処理装置３５で
演算処理され、その結果はバツフアレジスタ８３
を介してCRTインタフエース回路７５に送出さ
れる。

第９図は、CPUインタフエース回路７４と制
御レジスタとして機能する制御レジスタ部８１と
の接続の詳細を示す。ＥはCPU側のバスタイミ
ングを与えるデータイネーブルクロツク、φ₁，
φ₂，ＭはCRTコントローラLSIの基本動作クロツ
クで、φ₁，φ₂は互いに重なりを生じない二相ク
ロツク、Ｍはφ₂クロツクの二分周クロツクであ
る。CPUから転送されるRAM４１のアドレス情
報は、アドレスレジスタ９１（AR１〜AR４）
を経て、制御装置内部のクロツクに同期化され
る。同様にRAM４１への書込み制御信号（DB
→RAM）及び書込みデータもそれぞれラツチ９
２（Ｌ１〜Ｌ４）及び書込みバツフア９３（WB
１〜WB４）を経て同期化される。また、読出し
データは、内部クロツクに同期してRAM４１か
ら読出した後、読出しバツフア９４（RB１〜
RB４）にてCPU１１のＥクロツクに同期化され
る。

RAMは三分割されており、それぞれのプロセ
ツサ７１〜７３に対応した制御データを格納す
る。内部クロツクののサイクルでは、RAM４
１のポートDTは内部バスIDBに接続され、CPU
１１からのアクセスサイクルとして利用される。
このサイクルでは、三つのRAM４１は単一のア
ドレス空間にマツプされ各アドレス選択回路４２
MPXではアドレスレジスタ９１の指定するアド
レスが選択される。ラツチ９２が“１”のときは
書込みサイクルとなり、書込みバツフア９３のデ
ータがRAM４１に書込まれる。ラツチ９２が
“０”の場合は読出しサイクルであり、RAM４
１のデータは読出しバツフア９４に読出される。
一方、Ｍのサイクルでは、三つのRAM４１は、
それぞれ、三つのデータ処理装置３５に接続され
個別にアクセスされる。

第１０図は、第７図の実施例におけるCPUか
らの制御データ書込みのタイムチヤートを示す。
CPU１１はＥクロツクに同期して動作しており、
レジスタアドレスを書込んだ直後のサイクルに制
御データを書込んだ場合を示す。図に示すよう
に、RAMアドレス情報Ａ及び制御データ情報Ｄ
はいずれも四段のラツチ（アドレスレジスタ９１
及び書込みバツフア９３）を経て内部クロツクの
φ₁，φ₂に同期化される。書込み制御信号（DB→
RAM）も同様にしてラツチ９２で同期化され、
ＭのサイクルでRAMへの書込みが行なわれる。

また、第１１図は、制御データ読出し時のタイ
ムチヤートを示す。図では、レジスタアドレスを
書替えた直後のサイクルについて示している。
CPU１１から書込まれたRAMアドレスはアドレ
スレジスタ９１で内部クロツクのφ₁，φ₂に同期
化され、のサイクルでRAM４１から対応する
制御データが読出される。読出されたデータは読
出しバツフア９４を経て、Ｅクロツクに同期化さ
れ、CPU１１からの読出しが可能となる。ここ
で注意すべき点として、アドレスレジスタ９１と
読出しバツフア９４での同期化処理による遅延の
ため、アドレスレジスタ更新直後の１〜２サイク
ル（図の斜線部）に読出し処理を実行すると更新
後のアドレスに対応するデータではなく更新前の
アドレスに対応するデータが現われる場合がある
という問題がある。しかし、一般的なCPU１１
では書込み処理を行なう命令と、次の読出し処理
とは別の命令になり、また、周辺制御装置を操作
する命令は短かいものでも通常3Eクロツクサイ
クル程度は必要である。従つて、一般には、書込
みサイクルと次の読出しサイクルの間には短かく
とも二サイクル程度の空きサイクルが発生する。
すなわち、前記問題点はほとんどの場合に、問題
とはならない。

以上述べたように第７図の実施例では、RAM
を３分割し各プロセツサで独立にアクセスできる
ため、各プロセツサが並列動作でき、処理効率が
向上する。また、クロツクの同期化手段をもつて
いるため、CPU１１のクロツクと周辺制御装置
のクロツクが非同期であつても、アドレスレジス
タ２１を更新した直後の１〜2Eクロツクサイク
ルに読出す場合を除いて、任意のタイミングで
RAMにアクセスできる。

〔発明の効果〕

本発明によれば、制御データをRAMに記憶で
きる結果、高集積化が可能となり、周辺制御集積
回路装置を小型化できる。

【図面の簡単な説明】

第１図は計算機システムの概略構成図、第２図
は従来例のブロツク図、第３図は本発明の一実施
例のブロツク図、第４図は本発明の他の実施例の
ブロツク図、第５図、第６図はそれぞれ二ポート
RAM、一ポートRAMの１ビツトの回路図、第
７図、第８図、第９図はさらに他の実施例の全体
構成図とその詳細説明図、第１０図、第１１図は
それぞれそのRAM書込み時及び読出し時のタイ
ムチヤートである。 ３１…二ポートRAM、３４…マイクロプログ
ラム制御装置、３５…データ処理装置、４１…一
ポートRAM、４２…アドレス選択回路、４３…
スイツチング手段。

Claims (1)

1. 【特許請求の範囲】 １ 第一のクロツク信号に基づいて動作する中央
   処理装置からのデータを受けて、前記第一のクロ
   ツク信号とは独立の第二のクロツク信号に基づい
   て周辺装置を制御する集積回路装置において、 前記中央処理装置から転送される制御データを
   前記第二のクロツク信号に同期化し、及び／又は
   前記集積回路装置から前記中央処理装置に転送さ
   れるべき制御データを前記第一のクロツク信号に
   同期化するインターフエイス回路と、 前記中央処理装置から転送される制御データあ
   るいは前記集積回路装置から前記中央処理装置に
   転送されるべき制御データを記憶する制御レジス
   タとして機能する一ポートRAMと、 前記制御データを演算処理するデータ処理手段
   と、 前記第二のクロツク信号に基づいて前記データ
   処理手段を制御し、所定の演算を行なわせる制御
   手段と 前記中央処理装置がアクセスする制御データに
   対応するアドレスが格納される第一のアドレスレ
   ジスタと、 前記データ処理手段がアクセスする制御データ
   に対応するアドレスが格納される第二のアドレス
   レジスタと、 前記第二のクロツク信号を２分周した信号に基
   づいて、前記第一のアドレスレジスタと前記第二
   のアドレスレジスタとの何れかの出力を選択し
   て、前記一ポートRAMに供給するアドレス選択
   回路と、 前記２分周した信号の一方の状態に基づいて、
   前記一ポートRAMの入出力口を前記中央処理装
   置側に接続する第一のスイツチング手段と、 前記２分周した信号の他方の状態に基づいて、
   前記一ポートRAMの入出力口を前記データ処理
   手段に接続する第二のスイツチング手段と、 を有することを特徴とする周辺制御集積回路装
   置。 ２ 特許請求の範囲第１項において、前記第一の
   クロツク信号及び／又は前記第二のクロツク信号
   は、複数相のクロツク信号であることを特徴とす
   る周辺制御集積回路装置。 ３ 第一のクロツク信号に基づいて動作する中央
   処理装置からのデータを受けて、前記第一のクロ
   ツク信号とは独立の第二のクロツク信号に基づい
   て周辺装置を制御する集積回路装置において、 前記中央処理装置から転送される制御データを
   前記第二のクロツク信号に同期化し、及び／又は
   前記集積回路装置から前記中央処理装置に転送さ
   れるべき制御データを前記第一のクロツク信号に
   同期化するインターフエイス回路と、 前記中央処理装置から転送される制御データあ
   るいは前記集積回路装置から前記中央処理装置に
   転送されるべき制御データを記憶する制御レジス
   タとして機能するＮ個に分割された一ポート
   RAMと、 前記Ｎ個に分割された一ポートRAMに記憶さ
   れた夫々の制御データを夫々異なる機能の演算処
   理するＮ個のデータ処理手段と、 前記第二のクロツク信号に基づいて前記Ｎ個の
   データ処理手段を制御し、所定の演算を行なわせ
   る制御手段と 前記中央処理装置がアクセスする前記Ｎ個に分
   割された一ポートRAMに記憶された夫々の制御
   データに対応するアドレスが格納される第一のア
   ドレスレジスタと、 前記Ｎ個のデータ処理手段がアクセスする夫々
   の制御データに対応するアドレスが格納されるＮ
   個の第二のアドレスレジスタと、 前記第二のクロツク信号を２分周した信号に基
   づいて、前記第一のアドレスレジスタと前記第二
   のアドレスレジスタとの何れかの出力を選択し
   て、前記一ポートRAMに供給するＮ個のアドレ
   ス選択回路と、 前記２分周した信号の一方の状態に基づいて、
   前記一ポートRAMの入出力口を前記中央処理装
   置側に接続するＮ個の第一のスイツチング手段
   と、 前記２分周した信号の他方の状態に基づいて、
   前記一ポートRAMの入出力口を前記データ処理
   手段に接続するＮ個の第二のスイツチング手段
   と、 を有することを特徴とする周辺制御集積回路装
   置。 ４ 特許請求の範囲第３項において、前記第一の
   クロツク信号及び／又は前記第二のクロツク信号
   は、複数相のクロツク信号であることを特徴とす
   る周辺制御集積回路装置。