JPH05298241A - バースト転送方式 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵ（バスマスタ）とメモリとの間でバー
スト転送を行う方式において、汎用のメモリの使用を可
能にする。 【構成】 バーストコントローラ１２をＰＬＤで構成
し、バースト回数計数用のサイズカウンタ、メモリ１１
制御用のコマンドコントローラの外、従来のメモリに内
蔵されていたアドレスカウンタと、コマンド実行イネー
ブル用のレディコントローラの各機能を持たせる。そし
てＣＰＵ１０では全アドレスビットからバーストコント
ローラ１２で生成したバーストアドレス信号ADR(2)のビ
ット数を差し引いて出力するとともに、メモリ１１の入
力段にてＣＰＵ１０からのアドレス信号ADR(1)とバース
トアドレス信号ADR(2)とを合算する。 【効果】 ＣＰＵ１０の種類に対するメモリ１１の依存
度が低くなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バーストアクセスモー
ドを有するＣＰＵ（バスマスタ、以下同じ）とメモリ
（データ記憶装置、以下同じ）との間でインターフェー
ス回路を用いてバースト転送を行う方式に関する。

【０００２】

【従来の技術】汎用ＣＰＵのうち、メモリに対するバー
ストアクセスモードを有するＣＰＵでは、通常、図４に
示すように、ＣＰＵ４０とメモリ４１とのインターフェ
ース回路に専用のバーストコントローラ４２が用いら
れ、ＣＰＵ４０から出力されるバースト回数SIZE及びコ
マンド（W/バーR)をバーストコントローラ４２を介して
メモリ４１に導くことで、アドレス信号ADRに対応する
データ群のバースト転送が行われる。なお、これらメモ
リ４１及びバーストコントローラ４２は、夫々、専用の
ＩＣ（集積回路）で構成され、ハードウエア量の節減が
図られている。

【０００３】図５は一般的なバースト転送方式のタイミ
ングチャートであり、ＣＰＵ４０からメモリ４１へのリ
ードアクセスの場合の例が示されている。

【０００４】図４及び図５を参照して従来のバースト転
送方式の概略を説明すると、まず、ＣＰＵ４０は、メモ
リ４１にリードアクセスする際、バースト先頭アドレス
ADR（バースト開始時のアドレス信号）を直接メモリ４
１に、バースト回数SIZE及びリードコマンドをバースト
コントローラ４２に夫々出力する。

【０００５】バーストコントローラ４２は、入力したバ
ースト回数SIZEとコマンドとに基づいてリードコマンド
(バーRD)をバースト回数分だけメモリ４１に出力する。

【０００６】メモリ４１は、ＣＰＵ４０からの先頭アド
レス信号ADRとバーストコントローラ４２からのリード
コマンド（バーRD）とを受け取り、対応するデータDAT
を出力する。以後同様の手順で、インクリメントしたア
ドレス信号ADRに対応するデータDATを順次出力すること
になるが、このメモリ４１はＣＰＵクロックCLKを基準
クロックとするアドレスカウンタを内蔵していて後述の
ＥＮＤ信号（バーBLAST）がアクティブになるまでアド
レス信号ADRをインクリメントし続ける。

【０００７】バーストコントローラ４２はバースト回数
SIZEで設定した隗数分のアクセスを終了するとＥＮＤ信
号（バーBLAST）をアクティブにし、メモリ４１にバー
スト転送の終了を通知する。

【０００８】

【発明が解決しようとする課題】このように、従来のバ
ースト転送方式では、バーストコントローラ４２がデー
タ転送プロトコルの役割を果すことで、ＣＰＵ４０から
メモリ４１へのアクセスを円滑にしている。また、メモ
リ４１やバーストコントローラ４２がＩＣで構成される
から、非常に小規模なハードウエア量にてバースト転送
を実現できる。

【０００９】しかし、上記回路構成はあくまでも一ＣＰ
Ｕ専用のものなので、各ＣＰＵ共通のＩＣが使えない欠
点があり、この点が製品寿命の短いメモリでは、大きな
障害になっていた。

【００１０】本発明は、かかる問題点に鑑みてなされた
もので、その目的とするところは、汎用のメモリの使用
を可能とするバースト転送方式を提供することにある。

【００１１】

【課題を解決するための手段および作用】上記目的を達
成するため、本発明では、従来、メモリが保有していた
諸機能をバーストコントローラ側に移すとともに、メモ
リに入力されるアドレス信号の構造を変え、ＣＰＵとの
相互依存の度合を弱めたものである。

【００１２】具体的には、バーストアクセスモードを有
するＣＰＵと、該ＣＰＵにアクセスされるメモリと、両
者のインターフェース回路たるバーストコントローラと
を少なくとも備え、前記ＣＰＵから出力されるバースト
回数とコマンドとをバーストコントローラに入力してバ
ースト回数分のコマンドをメモリに導くとともに、ＣＰ
Ｕで生成したアドレス信号に対応するデータ群を、該Ｃ
ＰＵとメモリとの間で前記コマンドに基づいてバースト
転送する方式において、ＣＰＵで生成した全アドレス信
号から所定数の信号を除去するとともに、前記バースト
コントローラに、転送データ数と転送順序とを特定する
バーストアドレス信号を前記バースト回数及びＣＰＵク
ロックに基づいて生成する手段と、ＣＰＵにコマンド実
行を許容するレディ信号を生成する手段とを設け、且
つ、除去後のアドレス信号数と前記バーストアドレス信
号数とを合算した信号数を前記メモリに導くようにし
た。

【００１３】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１４】図１は本発明のバースト転送方式を実現す
る回路構成例を示す図である。この回路では、ＣＰＵ１
０はバーストアクセスモードを有する３２ビット程度の
汎用ＣＰＵであり、メモリ１１は一般的なＳＲＡＭ、Ｅ
ＰＲＯＭ等を想定している。また、バーストコントロー
ラ１２はＰＬＤ（Programable Logic Device）で実現
し、その機能ブロックは、アドレスカウンタ、サイズカ
ウンタ、コマンドコントローラ、及びレディコントロー
ラで構成する。更に、クロックCLK同期はＣＰＵ１０と
バーストコントローラ１２との間だけでとられ、メモリ
１１との同期を不要としている。これら要素の具体的関
係を以下に説明する。

【００１５】ＣＰＵ１０からメモリ１１に直接送られる
アドレス信号ADR(1)は、全アドレスビットのうち下位の
数ビットを除いたものとする。除いたビットには二種類
あり、その一つはバースト転送のアドレス間隔によるも
の、他の一つは、バーストの回数によるものである。

【００１６】ここに、アドレス間隔によるビットとは、
バースト転送を行う際のアドレス間隔によって無視でき
るビットを意味する。このアドレス間隔は、使用するＣ
ＰＵ１０の種類によって異なるが、本実施例の場合はＣ
ＰＵ１０が４バイト間隔のものとなるから、最下位ビッ
トの２つ（図示の０，１）を除く。

【００１７】また、バーストの回数によるビットとは、
バーストによって変化するビットを意味する。このバー
ストの回数も使用するＣＰＵ１０の種類によって異なる
が、本実施例では最大４回とした。即ち、２ビット変化
するものとし、更に３、４番目のビット（図示の２，
３）を除いている。

【００１８】なお、最近のバーストアクセスモードを有
するＣＰＵには、予め、所定数のアドレス線が除去され
ているものが多い。

【００１９】一方、ＣＰＵ１０からバーストコントロー
ラ１２へは、バースト回数SIZE、コマンド（W/バーR)、
ＣＰＵクロックCLKが夫々入力されている。バースト回
数SIZEの送信には２本のアドレス線が用いられる。

【００２０】バーストコントローラ１２は、入力したバ
ースト回数SIZEとＣＰＵクロックCLKとに基づいて転送
データ数と転送順序とを特定するバーストアドレス信号
ADR(2)を生成する手段と、ＣＰＵ１０にコマンド実行を
許容するレディ信号(バーRDY)を生成する手段とを有す
る。このバーストアドレス信号ADR(2)は、２ビットで構
成され、前述のアドレス信号ADR(1)とデータバス上で合
算されてメモリ１１に導かれる。この場合、ＣＰＵ１０
とメモリ１１とのデータバス間には、通常、アドレスラ
ッチ回路あるいはアドレスレジスタが設けられるので、
信号の合算は円滑に行われる。レディ信号（バーRDY)は
ＣＰＵ１０に直接導かれる。

【００２１】なお前者の手段は、具体的には前述のアド
レスカウンタ、サイズカウンタ、コマンドコントローラ
の各機能ブロックで実現し、後者の手段はレディコント
ローラの機能ブロックで実現する。各機能ブロックの動
作については後述する。

【００２２】次に、図２のタイミングチャートと図３の
状態遷移図とを参照して本実施例のバースト転送方式に
ついて説明する。

【００２３】まず、ＣＰＵ１０は図２のバースト開始タ
イミングＴ_a、即ち図３のＴ_aステートで、アドレス信号
ADR(1)にバースト開始アドレス"00"、バースト回数SIZE
に"03"を出力する。これを受けてバーストコントローラ
１２は、Ｔ_a+1ステートでアドレスカウンタをリセット
するとともに、バーストアドレスADR(2)に”00"を出力
する。また、バースト回数SIZE"03"をサイズカウンタに
入力する。

【００２４】次に、ＣＰＵ１０は、Ｔ_dステートでコマ
ンドを出力し（図２ではバーRD）、メモリ１１からのデ
ータ出力DATを待つ。その後、Ｔ_d+1ステートで、バース
トコントローラ１２からのレディ信号(バーRDY)の状態
を見てインアクティブならばＴ_Wステートに移り、レデ
ィ信号(バーRDY)がアクティブになるまで待つ。もし、
アクティブならデータDAT"00"を受け取る。即ち、コマン
ド実行が行われる。同時にバーストコントローラ１２
は、アドレスカウンタをインクリメントして次のバース
トアドレス"01"を出力するとともに、サイズカウンタを
デクリメントする。ＣＰＵ１０は、再びレディ信号(バ
ーRDY)の状態を見てアクティブ時のメモリ１１からのデ
ータDAT出力を待つ。以後、同様に繰り返し、サイズカ
ウンタがデクリメントし続けてバースト回数SIZEが"00"
になったときはＴ_rステートに移り、次回のバースト転
送に備える。

【００２５】なお、本実施例では汎用の３２ビットＣＰ
Ｕを想定し、４バイト間隔のバーストの例について説明
したが、必ずしもこのような数値に限定されるものでは
なく、２バイト間隔、あるいは８バイト間隔についても
同様に適用することができる。また、６４ビット以上の
ＣＰＵの場合も同様となる。

【００２６】

【発明の効果】以上説明したように、本発明では、従
来、メモリ側に内蔵されていたアドレスカウンタやバー
ストの終了を知らせる信号をバーストコントローラ側に
設けたので、ＣＰＵの種類に対するメモリの依存度が低
くなり、汎用メモリの使用が可能になる効果がある。換
言すれば、バースト転送を実行する回路においてメモリ
のみを自由に代えることができるので、バーストアクセ
スモードを有するＣＰＵの有効利用とそのコスト低下を
図ることができる。

【００２７】また、バーストコントローラに、ステート
マシン文法による設計が容易な汎用のＰＬＤを用いるこ
とができるので、ＣＰＵの種類に依存しないバーストコ
ントローラを構成することも容易となる。なお、ＰＬＤ
を用いる場合には、例えばチップセレクト回路のよう
に、他のバスコントローラの機能との融合も容易とな
り、本発明をより広範な用途に適用することも可能とな
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係るバースト転送方式を実
現する回路構成図である。

【図２】本実施例のバースト転送方式を説明するタイミ
ングチャートである。

【図３】本実施例のバースト転送方式を説明する状態遷
移図である。

【図４】本発明が適用される従来のバースト転送方式を
実現する回路構成図である。

【図５】従来のバースト転送方式の概要を説明するタイ
ミングチャートである。

【符号の説明】

１０，４０…ＣＰＵ １１，４１…メモリ １２，４２…バーストコントローラ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 バーストアクセスモードを有するＣＰＵ
   と、該ＣＰＵにアクセスされるメモリと、両者のインタ
   ーフェース回路たるバーストコントローラとを少なくと
   も備え、前記ＣＰＵから出力されるバースト回数とコマ
   ンドとをバーストコントローラに入力してバースト回数
   分のコマンドをメモリに導くとともに、ＣＰＵで生成し
   たアドレス信号に対応するデータ群を、該ＣＰＵとメモ
   リとの間で前記コマンドに基づいてバースト転送する方
   式において、 ＣＰＵで生成した全アドレス信号から所定数の信号を除
   去するとともに、前記バーストコントローラに、転送デ
   ータ数と転送順序とを特定するバーストアドレス信号を
   前記バースト回数及びＣＰＵクロックに基づいて生成す
   る手段と、ＣＰＵにコマンド実行を許容するレディ信号
   を生成する手段とを設け、且つ、除去後のアドレス信号
   数と前記バーストアドレス信号数とを合算した信号数を
   前記メモリに導くようにしたことを特徴とするバースト
   転送方式。