JPH027151A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は複数のプロセッサで共通メモリを共用するタイ
プのマルチプロセッサシステムに関する。

（従来の技術） この種のマルチプロセッサシステムにおいては、複数の
プロセッサはバスを介して共通メモリに接続され、更に
記憶領域があらかじめプロセッサ毎に割当てられている
のが普通である。この種のマルチプロセッサシステムで
問題となるのは、複数のプロセッサによるバス使用の競
合であり、このバス競合を調停することが必要である。

バス調停方式としては、■ポーリング方式、■コンテン
ション方式、■トークン方式等が提案されている。

ｐ１千余日 （発明が解決しようとする課題） しかながら、上記の各調停方式には以下のような欠点が
ある。まず、ポーリング方式では、複数のプロセッサの
うち１つがメイン（主）、残りはサブ（従）とされ、メ
インプロセッサがサブプロセッサを順次呼出してサブプ
ロセッサ間のバス調停を行うので、サブプロセッサの数
が増加するにつれて、メインプロセッサにバス調停のた
めの多大な負荷がかかつてしまう。

次に、コンテンション方式は、簡単に言えば、共通メモ
リに対して各プロセッサによるランダムなアクセスを可
能にする方式であり、それ故、バス競合を回避するため
の手順が非常に複雑となる。

更に、トークン方式は、複数のプロセッサを順次結んで
リングを構成し、トークン信号をリング上に巡回させて
バス使用権を授受してゆく方式である。この方式ではプ
ロセッサに異常が発生した時にこの異常プロセッサをシ
ステムから切離さなければならず、従来は異常プロセッ
サをシステムから切離すための特別な手段をプロセッサ
毎に用意しているのか実情である。

以上のような欠点に鑑み、本発明の主たる技術的課題は
、バス使用権の調停手段をプロセッサから独立させるこ
とにより、バス調停に関するプロセッサの負担を軽減す
ることのできるマルチプロセッサシステムを提供するこ
とにある。

本発明の他の技術的課題は、上記調停手段をプロセッサ
毎に調停回路を設置することで構成し、各調停回路が対
応するプロセッサからの無効なバス要求を回避できるよ
うにしてバス使用効率の向上を図ることにある。

本発明は更に、あるプロセッサに異常が発生した時に上
記調停回路により異常プロセッサをシステムから切離し
できるようにしてシステムの信顆性向上を図ろうとする
ものである。

（課題を解決するための手段） 本発明は、複数のプロセッサで構成され、各プロセッサ
に対して記憶領域があらかじめ割当てられた共通メモリ
を有するマルチプロセッサシステムにおいて、前記複数
のプロセッサのそれぞれのバスの一部を前記共通メモリ
用の共用バスとすると共に、該共用バスの調停回路を備
え、該調停回路は主調停回路と、前記プロセッサ毎に設
けられ前記主調停回路と接続された複数の従調停回路と
から成り、該菩提調停回路は、対応するプロセッサから
のバス獲得要求及び前記主調停回路からの指示に応じて
バス獲得動作を行う機能と、前記主調停回路からの指示
により対応するプロセッサをシステムから切離す機能と
、対応するプロセッサに割当てられた前記共通メモリの
記憶領域を監視してデータの到着を対応するプロセッサ
に通知する機能とを有することを特徴とする。

（作　用） 本発明によれば、複数のプロセッサ間に共通メモリが介
在していることにより、処理能力の異なるプロセッサ間
のデータ転送を、高位のプロセッサの処理能力が低位の
プロセッサにより損われることなく行うことができる。

また、各従調停回路は主調停回路の指示のもとに対応す
るプロセッサから独立して動作するので、各プロセッサ
のバス調停に関する負担が軽減される。更に、各従調停
回路は、対応するプロセッサに対しバス上のデータの状
態をイベント情報として通知するので、各プロセッサか
らの無効なバス要求が回避され、システム応答の即時性
が維持される。一方、主調停回路は各従調停回路と協働
して各プロセッサにおける異常の有無を監視し、異常発
生時には対応する従調停回路により異常のプロセッサを
システムから切離す。

（実施例） 以下に図面を参照して本発明の詳細な説明する。

第１図は本発明の一実施例を示し、ここでは本発明の要
部をなす主調停回路１０、共通メモリ１１、及び複数の
従局のうちの従局１２について構成、接続を示している
。従局１２はプロセッサ１３、従調停回路１４、及びバ
スゲート回路１５とから成る。プロセッサ１３は、バス
ゲート回路１５を介してデータバスＢｌ、アドレスバス
Ｂ２及びメモリコントロール線Ｌ１により共通メモリ１
１と接続されている。従調停回路１４はＩＤアドレスバ
スＢ３、バス使用許可線Ｌ２、バス要求線Ｌ３及びリセ
ット線Ｌ４により主調停回路１゜と接続されている。従
調停回路１４はまな、対応するプロセッサ１３とバス要
求線Ｌ１０、バス獲得通知Ｌｌ　１、データ到着通知線
Ｌ１２及びリセット線Ｌ１３により接続されている。プ
ロセッサ１３、従調停回路１４には図示しない符号化手
段を介してＩＤアドレスが付与される０以上の構成、接
続は残りの従局についても同様である。このようにして
、主調停回路１０と複数のプロセッサにそれぞれ直接イ
ンタフェースされている複数の従調停回路とにより、バ
ス調停回路が構成される。

なお、周知のように複数のプロセッサはそれぞれ、共通
メモリ１１における使用領域があらかじめ割当てられて
いる。それ故、例えばプロセッサ１３について言えば、
プロセッサ１３によるデータの書込み、読出しは勿論、
池のプロセッサによりプロセッサ１３に関するデータの
書き込み、読出しを行う時プロセッサ１３に割当てられ
た記憶領域のみが使用される。また本実施例におけるマ
ルチプロセッサシステムは、システムの中心となるメイ
ンプロセッサ（図示せず）と従調停回路に対応する複数
のプロセッサとで構成されるが、これらの接続関係は従
来と同じであるので、図示説明は省略する。

次に、本発明の特徴である■バス調停動作、■異常プロ
セッサの切離し動作、■データ到着時の即時通知動作に
ついて説明する。

■バス調停動作 従局１２について言えば、プロセッサ１３は対応する従
調停回路１４に対してバス要求線ＬＩＯを通してバス獲
マｉ）要求を行う。主調停回路１ｏはＩＤアドレスバス
Ｂ３上にバス獲得を許可しようとする従局（例えば従局
１２）のＩＤアドレスをのせ、続いてバス使用許可線Ｌ
２をアクティブにする。

従局１２では、従調停回Ｆ／？ｒ１４が付与されたＩＤ
アドレスとＩＤアドレスバスＢ３上のＩＤアドレスとを
比軸する。従調停回路１４は２つのＩＤアドレスが一致
し、しかもプロセッサ１３からバス要求線ＬＩＯを通し
てバス獲得要求を受けている時、主調停回路１０からの
バス使用許可信号に応答してバス要求線Ｌ３をアクティ
ブにすると共に、プロセッサ１３に対してバス獲得通知
線Ｌｌｌを通してバス獲得を通知する。なお、従調停回
路１４は２つのＩＤアドレスが一致したとしても、プロ
セッサ１３からのバス獲得要求が無ければバス要求線Ｌ
３をインアクティブのままとし、プロセッサ１３に対し
ても何も通知しない。

バス獲得の通知を受けたプロセッサ１３は、共通メモリ
１１に対してアクセスする。一方、主調停回路１０は、
バス要求線Ｌ３がアクティブの状態にある間、ＩＤアド
レスバスＢ３上のＩＤアドレスを保持すべくバス監視状
態に入る。プロセッサ１３において共通メモリ１１に対
するアクセスが終了し、プロセッサ１３からのバス獲得
要求が解除、すなわちバス要求線ＬＩＯがインアクティ
ブにされると、従調停回路１４はバス要求線Ｌ３をイン
アクティブにして主調停回路１ｏに対しバス使用の終了
を通知する。

バス監視状態にあった主調停回路１０は、バス要求線Ｌ
３がインアクティブになるとＩＤアドレスバスＢ３上の
ＩＤアドレスを更新して、次の従局に対してバス使用許
可を与える。以下、同様にして主調停回路１０、複数の
従調停回路により全従局のプロセッサについてバス調停
が行われる。

そして、従調停回路では主調停回路からのＩＤアドレス
と叶与されたＩＤアドレスとの一致を確認して、対応す
るプロセッサからのバス獲得要求に応じるので、プロセ
ッサからの無効なバス要求は回避される。

■異常プロセッサの切離し動作 主調停回路１０がバス監視状態に入った後、システム内
であらかじめ定められたバスの連続使用可能時間内にバ
ス要求線Ｌ３がインアクティブにならないと、主調停回
路１０はリセット線Ｌ４をアクティブにする。勿論、こ
の時ＩＤアドレスバスＢ３上にはバスを使用中のプロセ
ッサのＩＤアドレスがのっている４　ＩＤアドレスバス
Ｂ３Ｊ−のＩＤアドレスと付与されたＩＤアドレスとが
一致している従調停回路は、リセット線Ｌ４がアクティ
ブになると、対応するプロセッサがいかなる状態にあろ
うともバス要求線Ｌ３をインアクティブにしてバス使用
権を放棄すると共に、リセット線１１３を通して対応す
るプロセッサをリセットする。

このように従調停回路に異常プロセッサの切離し機能を
持たせたことにより、異常プロセッサにより、バス使用
権のシフトが停止してシステム全体の稼動が停止してし
まうことを防止できる。

■データ到着時の即時通知動作 前述したように、共通メモリ１１はプロセッサ毎に記憶
領域があらかじめ割当てられている。

再び従局１２について言えば、従調停回路１４は書込み
許可信号及び読出し許可信号用のメモリコン１〜ロール
線Ｌ１を通して書込み許可信号を監視することで共通メ
モリ１１における割当て記憶領域を常時監視している。

そして、割当て記憶領域に対して他のプロセッサにより
書込み動作が行われたことを検出すると、データ到着通
知線Ｌ１２を通してデータ到着をプロセッサ１３に通知
しデータの読込みをうながす。このようにして、システ
ム応答の即時性を維持することができる。

（発明の効果） 以上説明してきたように本発明によれば、複数のプロセ
ッサ間のデータ転送を共通メモリを介して行うと共に、
プロセッサの処理能力が異なっていても高位のプロセッ
サの処理能力が低位のプロセッサにより阻害されること
の無いマルチ１０セツサシステムを提供できる。また、
バスの調停回路をプロセッサから独立させることにより
、バス調停に関するプロセッサの負担を軽減することが
できる。加えて、従調停回路より対応するプロセッサに
対してバスの状態を知らせることにより、プロセッサか
らの無効なバス獲得要求を回避してバス使用効率を上げ
ることができると共に、システム応答の即時性を維持で
きる。更に、従調停回路に調停機能だけでなく対応する
プロセッサの切離し機能を持たせたことにより、異常プ
ロセッサが生じた場合にシステム全体の稼動が停止する
ことを回避でき、システムの信頼性向上を図ることがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例の要部の接続、構成を示した
図。 図中、Ｌｌはメモリコントロール線、Ｂ２はバス使用許
可線、Ｂ３はバス要求線、Ｂ４はリセット線、Ｂ１はデ
ータバス、Ｂ２はアドレスバス、Ｂ３はＩ）アドレスバ
ス、ＬＩＯはバス要求線、Ｌｌｌはバス獲得通知線、Ｌ
１２はデータ到着通知線、Ｌｌ３はリセット線。

Claims (1)

【特許請求の範囲】
1. １、複数のプロセッサで構成され、各プロセッサに対し
   て記憶領域があらかじめ割当てられた共通メモリを有す
   るマルチプロセッサシステムにおいて、前記複数のプロ
   セッサのそれぞれのバスの一部を前記共通メモリ用の共
   用バスとすると共に、該共用バスの調停回路を備え、該
   調停回路は主調停回路と、前記プロセッサ毎に設けられ
   前記主調停回路と接続された複数の従調停回路とから成
   り、該各従調停回路は、対応するプロセッサからのバス
   獲得要求及び前記主調停回路からの指示に応じてバス獲
   得動作を行う機能と、前記主調停回路からの指示により
   対応するプロセッサをシステムから切離す機能と、対応
   するプロセッサに割当てられた前記共通メモリの記憶領
   域を監視してデータの到着を対応するプロセッサに通知
   する機能とを有することを特徴とするマルチプロセッサ
   システム。