JPS6127934B2 - - Google Patents
Info
- Publication number
- JPS6127934B2 JPS6127934B2 JP53086979A JP8697978A JPS6127934B2 JP S6127934 B2 JPS6127934 B2 JP S6127934B2 JP 53086979 A JP53086979 A JP 53086979A JP 8697978 A JP8697978 A JP 8697978A JP S6127934 B2 JPS6127934 B2 JP S6127934B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- fet
- frequency divider
- divider circuit
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
- H03K23/44—Out-of-phase gating or clocking signals applied to counter stages using field-effect transistors
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、相補接続絶縁ゲート型電界効果トラ
ンジスタ（以下、FETと略記する）によつて構
成されるダイナミツク分周回路に関するものであ
る。
ンジスタ（以下、FETと略記する）によつて構
成されるダイナミツク分周回路に関するものであ
る。
第１図に実線で示すように、インバータと伝送
ゲートを交互に偶数個ずつ縦続接続した直後にイ
ンバータ１個を接続し、このインバータの出力を
初段のインバータの入力端子に帰還することによ
りダイナミツク分周回路が構成されることは周知
である。同図に示したものは1/6分周回路であ
る。このように２相のクロツク信号φ，で伝送
ゲートのオン・オフを制御する方式を用いると誤
動作を起こしにくい安定なダイナミツク分周回路
が得られる。しかしながら、第１図に実線で示す
ような回路によると個数分の一の分周はできるも
のの奇数分の一の分周を行なうことは不可能であ
る。本発明は、上記の安定性を保ちながら奇数分
の一分周回路の構成方法を与えようというもので
ある。更に従来の構成法による任意の１／2n
（ｎ＝１、２、３………）分周回路に適切な変形
をほどこすことにより所望の１／ｍ分周回路（た
だしｍは２≦ｍ≦2n−１なる整数）を得る方法
も提案する。
ゲートを交互に偶数個ずつ縦続接続した直後にイ
ンバータ１個を接続し、このインバータの出力を
初段のインバータの入力端子に帰還することによ
りダイナミツク分周回路が構成されることは周知
である。同図に示したものは1/6分周回路であ
る。このように２相のクロツク信号φ，で伝送
ゲートのオン・オフを制御する方式を用いると誤
動作を起こしにくい安定なダイナミツク分周回路
が得られる。しかしながら、第１図に実線で示す
ような回路によると個数分の一の分周はできるも
のの奇数分の一の分周を行なうことは不可能であ
る。本発明は、上記の安定性を保ちながら奇数分
の一分周回路の構成方法を与えようというもので
ある。更に従来の構成法による任意の１／2n
（ｎ＝１、２、３………）分周回路に適切な変形
をほどこすことにより所望の１／ｍ分周回路（た
だしｍは２≦ｍ≦2n−１なる整数）を得る方法
も提案する。
まず、例として従来の1/6分周回路より1/5分周
回路を得る方法を説明する。第１図に実線で示す
ものは６個のインバータと６個の伝送ゲートを交
互に縦続接続し更に１個のインバータを接続する
ことにより構成される従来の1/6分周回路であ
る。同図中の伝送ゲートは、ＰチヤネルFET、
ＮチヤネルFETに入るクロツク信号がそれぞれ
ロー（Low）、ハイ（High）のときにオンし、そ
の逆のときにオフする。この分周回路の各節点
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇにおける信号の波形
は第２図に示すようになり、1/6分周を行なつて
いることがわかる。このとき第１図において、例
えば節点Ｂに点線で示されるようなＮチヤネル
FET１のドレイン１を接続し、FET１のゲート
に節点Ａの信号を入力する。FET１のソースは
負電源ＶSSに接続されている。FET１の働きに
より、第３図のタイミングT1，T11におけるよう
に節点Ｂでの信号の立ち下がり節点Ａでの信号の
立ち上がりと同期しておこる。同じタイミングに
おいて、節点Ｃの直前の伝送ゲートがオンしてい
るので、節点Ｃでの信号の立ち上がりも同時に起
こる。この結果、第１図でFET１を付加した回
路の各節点での動作波形図は第３図に示すように
なり、1/5分周が行なわれていることがわかる。
回路を得る方法を説明する。第１図に実線で示す
ものは６個のインバータと６個の伝送ゲートを交
互に縦続接続し更に１個のインバータを接続する
ことにより構成される従来の1/6分周回路であ
る。同図中の伝送ゲートは、ＰチヤネルFET、
ＮチヤネルFETに入るクロツク信号がそれぞれ
ロー（Low）、ハイ（High）のときにオンし、そ
の逆のときにオフする。この分周回路の各節点
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇにおける信号の波形
は第２図に示すようになり、1/6分周を行なつて
いることがわかる。このとき第１図において、例
えば節点Ｂに点線で示されるようなＮチヤネル
FET１のドレイン１を接続し、FET１のゲート
に節点Ａの信号を入力する。FET１のソースは
負電源ＶSSに接続されている。FET１の働きに
より、第３図のタイミングT1，T11におけるよう
に節点Ｂでの信号の立ち下がり節点Ａでの信号の
立ち上がりと同期しておこる。同じタイミングに
おいて、節点Ｃの直前の伝送ゲートがオンしてい
るので、節点Ｃでの信号の立ち上がりも同時に起
こる。この結果、第１図でFET１を付加した回
路の各節点での動作波形図は第３図に示すように
なり、1/5分周が行なわれていることがわかる。
次に、FET１を残した状態で更にＢの直前の
伝送ゲートと同相のクロツク信号が入力されてい
る次の伝送ゲートの直後の節点即ち節点Ｄに、第
１図に示すようにFET２を付加しそのゲートに
節点Ａでの信号を入力する。FET１およびFET
２の働きにより、第４図におけるタイミング
T1T9のように、上述の節点Ｂ，Ｃのみならず節
点Ｄにおいても信号レベルの反転が起こる。この
とき節点Ｅの直前の伝送ゲートがオンしているた
め、節点Ｅでも信号の立ち上がりが起こる。この
結果第１図でFET１およびFET２を付加した回
路の各節点での動作波形図は第４図のようにな
り、1/4分周が行なわれている。同様にしてFET
１およびFET２を残した状態で節点ＢにＰチヤ
ネルFET３のドレインを接続し、そのゲートに
節点Ａの信号を入力する。FET３のソースは正
電源ＶDDに接続する。このとき、各節点での動作
波形図は第５図のようになり、1/3分周が行なわ
れている。更に、第１図でFET１，２，３を残
した状態でFET４を付加すると、各節点での動
作波形図は第６図のようになり、1/2分周が行な
われる。
伝送ゲートと同相のクロツク信号が入力されてい
る次の伝送ゲートの直後の節点即ち節点Ｄに、第
１図に示すようにFET２を付加しそのゲートに
節点Ａでの信号を入力する。FET１およびFET
２の働きにより、第４図におけるタイミング
T1T9のように、上述の節点Ｂ，Ｃのみならず節
点Ｄにおいても信号レベルの反転が起こる。この
とき節点Ｅの直前の伝送ゲートがオンしているた
め、節点Ｅでも信号の立ち上がりが起こる。この
結果第１図でFET１およびFET２を付加した回
路の各節点での動作波形図は第４図のようにな
り、1/4分周が行なわれている。同様にしてFET
１およびFET２を残した状態で節点ＢにＰチヤ
ネルFET３のドレインを接続し、そのゲートに
節点Ａの信号を入力する。FET３のソースは正
電源ＶDDに接続する。このとき、各節点での動作
波形図は第５図のようになり、1/3分周が行なわ
れている。更に、第１図でFET１，２，３を残
した状態でFET４を付加すると、各節点での動
作波形図は第６図のようになり、1/2分周が行な
われる。
以上、1/6分周回路より1/5、1/4、1/3、1/2分
周回路を得る例を説明した。本発明では、従来の
１／2n分周回路において、あるインバータの入
力端に相当する節点での信号を、そのインバータ
から数えて１番目の伝送ゲートの出力端に相当す
る節点に付加されたFETのゲートに入力するこ
とによつて、従来の方法では得られなかつた１／
（2n−１）分周回路を実現した。更に、伝送ゲー
トの直後の節点に順次FETを付け加えてゆくこ
とにより所望の１／ｍ分周回路（ｍは２≦ｍ≦
2n−１なる整数）を構成することができる。な
お、第１図のような分周回路において、第７図ａ
の基本セルを第７図ｂの基本セルで置き換えて得
られる分周回路にもここで提案した方法が適用で
きる。
周回路を得る例を説明した。本発明では、従来の
１／2n分周回路において、あるインバータの入
力端に相当する節点での信号を、そのインバータ
から数えて１番目の伝送ゲートの出力端に相当す
る節点に付加されたFETのゲートに入力するこ
とによつて、従来の方法では得られなかつた１／
（2n−１）分周回路を実現した。更に、伝送ゲー
トの直後の節点に順次FETを付け加えてゆくこ
とにより所望の１／ｍ分周回路（ｍは２≦ｍ≦
2n−１なる整数）を構成することができる。な
お、第１図のような分周回路において、第７図ａ
の基本セルを第７図ｂの基本セルで置き換えて得
られる分周回路にもここで提案した方法が適用で
きる。
第１図は、実線で示したものが1/6分周回路、
点線で示したＮチヤネルFET１，２、Ｐチヤネ
ルFET３，４を順次付加したものが1/5、1/4、
1/3、1/2分周回路である。同図φはクロツク信
号、はφと逆相のクロツク信号、ＶSSは負電
源、ＶDDは正電源である。第２図、第３図、第４
図、第５図、第６図はそれぞれ1/6、1/5、1/4、
1/3、1/2分周回路の動作波形図である。第７図ａ
は伝送ゲートとインバータの縦続接続同図ｂは２
相クロツク制御型インバータである。
点線で示したＮチヤネルFET１，２、Ｐチヤネ
ルFET３，４を順次付加したものが1/5、1/4、
1/3、1/2分周回路である。同図φはクロツク信
号、はφと逆相のクロツク信号、ＶSSは負電
源、ＶDDは正電源である。第２図、第３図、第４
図、第５図、第６図はそれぞれ1/6、1/5、1/4、
1/3、1/2分周回路の動作波形図である。第７図ａ
は伝送ゲートとインバータの縦続接続同図ｂは２
相クロツク制御型インバータである。
Claims (1)
- 【特許請求の範囲】 １ (a) １段が１個の相補接続MOSインバータ
と１個の伝送ゲートからなり、 (b) 前記１段が2n個だけ縦続接続され、 (c) 前記2n個の初段と終段が１個の前記相補接
続MOSインバータによりリング接続されたダ
イナミツク分周回路において、 (d) 前記初段の出力端と電源との間にFETを挿
入し、前記終段に接続された前記相補接続
MOSインバータの出力を前記FETのゲートに
接続して、１／（2n−１）分周回路としたこ
とを特徴とするダイナミツク分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8697978A JPS5514719A (en) | 1978-07-17 | 1978-07-17 | Dynamic divider circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8697978A JPS5514719A (en) | 1978-07-17 | 1978-07-17 | Dynamic divider circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5514719A JPS5514719A (en) | 1980-02-01 |
| JPS6127934B2 true JPS6127934B2 (ja) | 1986-06-27 |
Family
ID=13901981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8697978A Granted JPS5514719A (en) | 1978-07-17 | 1978-07-17 | Dynamic divider circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5514719A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07171550A (ja) * | 1993-12-21 | 1995-07-11 | Kyowa Gijiyutsukenkiyuushiyo:Kk | 湖沼・池等のアオコ処理装置 |
| JP2021093632A (ja) * | 2019-12-10 | 2021-06-17 | 富士通株式会社 | 分周回路、情報処理装置及び情報処理方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3829713A (en) * | 1973-02-12 | 1974-08-13 | Intersil Inc | Cmos digital division network |
-
1978
- 1978-07-17 JP JP8697978A patent/JPS5514719A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5514719A (en) | 1980-02-01 |
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