JPS6369480A

JPS6369480A - 制御回路

Info

Publication number: JPS6369480A
Application number: JP61212230A
Authority: JP
Inventors: Koji Wakiyama; 脇山　浩二; Kazuo Arai; 荒井　和男
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-09-09
Filing date: 1986-09-09
Publication date: 1988-03-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はディジタル回路技術を使用してモータ回転制御
を行う制御回路に関するものである。

従来の技術従来のディジタル回路を使用したモータ制御では、モー
タの回転数に対応した複数個のパルス人力から、それぞ
れ所定時間後にディジタル−アナログ変換器（以後Ｄ／
Ａ変換器と略記する）へと出力される周期検出回路は、
パルス入力系統数と同数必要であり、回路規模増大の要
因となっていた、（たとえば、ナシヨナル・テクニカル
・レボ・−ト、第２８巻、第３号、１９８２年６月号、
■松丁テクノリサーチ発行、Ｐ２Ｓ５、第１９図）発明
が解決しようとする問題点従って、上記のような構成では、周期検出回路が入力パ
ルスの系統数と同数必要となるため、小型化への障害が
あった。単に周期検出回路の一部または全部を共用して
使用し７ようとすると、複数パルスの同時入力時には１
つの処理が終わってから他の処理をするため、処理出力
のタイミングがばらつくことから、周期検出回路の入力
から出力までの時間が変動し、モータにとって安定な制
御ができない、という問題を有していた。

本発明は上記問題点に鑑み、複数系統パルス入力に対し
て１つの周期検出回路の一部又は全部を共用して使用す
ることで、回路の小型化を実現するとともに、Ｄ／Ａ変
換器への出力信号を周期検出回路の入力パルス印加から
一定時間後に与えることで、モータとしての安定な応答
制御を提供するものである。

問題点を解決するための手段」−記問題点を解決するために本発明の制御回路は、複
数の入力パルスに対して、順次に周期検出処理を行い、
処理終了直後の第１の出力を出力保持しておく第１のホ
ールド回路と、入力パルスを所定時間だけ遅らせて出力
する遅延回路と、第１のホールド回路の出力が入力され
て遅延回路の出力パルスが印加されることにより第１の
ホールド回路よりの入力データを出力保持する第２のホ
ールド回路とを設け、その第２のホールド回路の出力を
Ｄ／Ａ変換器を介して制御対象への制御用信号とするも
のである。

作用本発明は上記した構成により、複数パルス系統のそれぞ
れの入力が時間的にどんなタイミングで印加されても、
各入力パルスに対する周期検出処理と、各入力パルスか
らの所定時間遅延出力処理を組み合わせることで、周期
検出処理の出力信号を入力系統別の所定時間後にＤ／Ａ
変換器へと入力することができる。つまり、周期検出回
路の共有化により回路の小型化を可能とし、且つ制御信
号の応答時間の変動をなくし安定なモータ制御が可能と
なる。

実施例以下本発明の一実施例の制御回路について、図面を参照
しながら説明する。

第１図は本発明の制御回路の一実施例を示すブロック図
である。第１図において１はモータ、２は速度制御系（
以後、速度系と略記する）のパルス発生器（以後ＦＧと
略記する）であってモータ１の回転周期に比例した周期
のパルスを信号線２０に出力する。３は回転位相制御系
（以後位相系と略記する）のパルス発生器（以後ＰＣと
略記する）であってモータ１の１回転につき１パルスの
パルス信号を信号線３０に出力する。４は遅延回路であ
って信号線２０．３０に与えられるパルス信号の印加か
ら各所定時間後、制御パルス信号を信号線４０に出力す
る。５は周期検出回路であって１３号線２０または３０
に与えられるパルス信号を印加することで動作し、各周
期または位相に応じたデータ信号を信号線５１に、制御
パルス信号を信号線５２に出力する。６は第１のホール
ド回路であって信号線５２に与えられる制御パルス信号
を印加することによって、信号線５１のデータ信号を入
力し、そのままＹ−タ信号として信号線６０に出力保持
される。７は第２のホールド回路であって信号線４０に
与えられる制御信号を印加することによって、信号線６
０のデータ信号を入力し、そのままデータ信号として信
号線７０に出力保持される。８はＤ／Ａ変換器であって
信号線７０に与えられるデータ信号に対応した電圧を信
号線８０に出力する。９は駆動回路であって信号線８０
に与えられた電圧に対応した所定の電流をモータに供給
する。

以上のように構成された制御回路の動作を第１図を用い
て説明する。モータ回転に伴ない信号線２０または３０
に与えられるパルス信号が印加されることで周期検出回
路が動作するが、一方の周期検出処理中に他方のパルス
信号入力があった場合は、入力された時間を記憶させて
おき一方の周期検出処理が完了し信号線５１にデータ信
号を、信号線５２に制御パルス信号を出力した後、他方
の周期検出処理を開始し同様な出力を得る。また遅延回
路において、各周期検出処理に要する時間を考慮して遅
延時間を適切に設定すると、データ信号は、パルス信号
の印加から一定時間後にＤ／Ａ変換器へと伝わる。ここ
で本実施例での周期検出回路の動作は、一方の系統に入
力パルスが印加されると、その印加時間と前回の印加時
間との変化量に対応した出力用データを生成し、他方の
系統で同様にして得られた出力用データを加算した結果
をデータ信号として信号線５１に出力し、その直後に制
御パルス信号を信号線５２に出力するものである。

以上のように本実施例によれば、モータｌと、ＰＯ２と
、ＰＯ２と、周期検出回路５と、第１のホールド回路６
と、遅延回路４の出力によって動作する第２のホールド
回路７と、Ｄ／Ａ変換器８と、駆動回路９は、速度系且
つ位相系の制御ループを構成し、安定な応答を実現する
モータ回転制御となる。また周期検出回路が１つですむ
ため回路規模を小さくすることができる。

第２図は本発明の他の実施例であって、第１のホールド
回路６としてＤ型フリップフロップ６０１〜６０４から
なる回路を用いている。同様に第２のホールド回路７と
してＤ型フリップフロップ７０１〜７０４からなる回路
を用いている。また遅延回路４は単安定マルチバイブレ
ーク４０１〜４０４、抵抗４０５〜４０８、コンデンサ
４０９〜４０Ｃおよびオア回路４０Ｄを用いている。他
の構成は第１図の実施例と同様である。

上記のように構成された制御回路の動作を第２図および
第３図を用いて以下説明する。単安定マルチバイブレー
クのうち、入力信号の立上がりでトリガをかけられるも
のが単安定マルチバイブレーク４０１および４０３であ
り、立下がりでトリガをかけられるものが単安定マルチ
バイブレータ４０２および４０４である。単安定マルチ
バイブレータ４０１で信号線２０のパルス信号の立上が
りを検出すると、信号線４２１に出力される信号ばハイ
レベルとなり、抵抗４０５とコンデンサ４０９によって
定まる時定数に対応した時間を経過した後、信号線４２
１に出力される信号はローレベルとなる。次に単安定マ
ルチバイブレータ４０２で信号線４２１の信号の立下が
りを検出すると、信号線４２２に出力される信号はハイ
レベルとなり、抵抗４０６とコンデンサ４０Ａによって
定まる時定数に対応した時間を経過した後、信号線４２
２に出力される信号はローレベルとなる。

つまり抵抗４０５とコンデンサ４０９による時定数でパ
ルスの遅延時間が決定され、抵抗４０６とコンデンサ４
０Ａによる時定数でパルス幅が決定される。

同様にして得られる信号線４２４の信号と信号線４２２
の信号をオア回路４０Ｄに入力することで再入力の論理
和された信号が信号線４０に出力される。またホールド
回路６，７で用いるＤ型フリソブフロフブは信号の立上
がりでのみデータを取り込み出力保持するものである。

また周期検出回路から出力される信号線５１のデータ信
号と信号線５２の制御パルス信号の出力タイミングは、
先にデータ信号を出力し第１のホールド回路６で用いら
れているＤ型フリップフロフブが正確にデータ信号を取
り込めるだけの時間経過後に、制御パルス信号を立上げ
るように設定する０本実施例は遅延回路４と、第１のホ
ールド回路６と、第２のホールド回路７以外は第１図に
示す実施例と同じ回路構成、同じ動作である。次に第３
図は本実施例のタイミングを示す図であって、速度系パ
ルス信号ａは第２図の信号線２０に現われる信号、位相
系パルス信号すは第２図の信号線３０に現われる信号、
制御パルス信号Ｃおよびｅは、それぞれ第２図の信号線
５０２および４０に現われる信号、データ信号ｄおよび
Ｃはそれぞれ第２図の信号線６０および７０に現われる
信号である。第３図は２系統の入力パルスがほぼ同時に
入力された場合のタイミングを示しており、まず速度系
パルス信号ａが印加されると、速度系の周期検出処理を
開始するが、その処理が完了する前に位相系パルス信号
すが人力されると、速度系の周期検出処理が完了後直ち
に位相系の周期検出を開始する。出力のデータ信号は、
各周期検出処理の完了とともに第１のホールド回路へ出
力され、その直後に出力される制御パルス信号Ｃの立上
がりによって第１のホールド回路に取り込まれデータ信
号ｄは更新される。次に遅延回路で入力パルス１４号か
ら〜定時間Ｔ３およびＴ４遅れて出力される制御パルス
信号ｅの立上がりによって、データ信号ｄが第２のホー
ルド回路に取り込まれデータ信号ｆは更新される。つま
りＴ１の期間で速度系の周期検出処理を行い、Ｔ２の期
間で位相系の周期検出処理を行うものである。

以上のよ・うに本実施例によれば、遅延回路４とホール
ド回路６．７を第２図に示すように設けることにより、
２系統のパルス信号入力に対して各一定時間後に、Ｄ／
Ａ変換器へデータ信号を伝え、モータとして安定な速度
系および位相系の制御ループを構成するとともに、周期
検出回路の単一化により回路規模を小さくするのに有効
である。

第４図は第１および第２の実施例における周期検出回路
の置体例を示すブロック図である。５０１はクロック発
生回路でありカウンタを動作させるためのクロックを出
力する。５０２はカウンタ回路でありクロック発生回路
５０１の出力クロックに同期してカウントシ続け、その
ディジタル値を出力する。５０３はマイクロコンビブ、
−タであり割込みプログラムによりカウンタ回路５０２
の出力を入力し、入力パルスの周期を算出し、周期に応
じた信号を出力端子５１４＋　５１５＋　５１６＋　５
１７に、制御信号を出力端子５１３に出力する。５０４
は割込み回路であり入力端子５１）および５１２に印加
されるパルス１言号によって動作し、割込みブ１コグラ
ムを決定する（８％をマイクロコンピュータ５０３に出
力する。

５０５はＲＡＭ　（ランダムアクセスメモリ）であり、
読み書きができるメモリである７５０６はＲＯＭ（リー
ドオンメモリ）であり、７割込みプログラムを格納して
おく読み込み専用のメモリであるや以上のように構成さ
れた第４図の周期検出口１？３の動作を説明する。まず
入力端子５１）または５１２にパルス信号が印加される
と割込み回路５０４で決定される割込みプログラム用の
信号をマイクロコンピュータ５０３の割込み用端子に入
力する。割込み信号の入力によってマイクロコンピュー
タは割込みプログラムを実行する。最初にカウンタ回路
５０２の出力データを入力してＲＡ　Ｍ　５０５に格納
し、前回割込み時に入力したカウンタデータとの変化量
を算出し、変化量に応じて出力用データを得る。

同様にして別系統の出力用データを得る。各処理により
出力用データを得た時点で、もう一方の出力用データと
加算して出力データとして出力端子５１４、５１５．５
１６．５１７に出力するとともに、その直後に制御パル
ス信号を出力端子５１３に出力するものである。

なお、第１．第２の実施例においてモータは１個に限定
したが制御するモータ数を増し、入力パルスと出力系統
が増えても同様な効果が得られる。

また、第１、第２の実施例においてデータ信号の信号線
は４本用いて４ビット信号としたが、何ビットの信号で
も同様な効果が得られる。

発明の効果以上のように本発明により、複数系統の制御を行う場合
でも遅延回路と２つのホールド回路を設けることによっ
て、周期検出回路の単一化が回路規模を小さくし、且つ
安定なモータ制御を行うことが可能となる。

【図面の簡単な説明】

第１図は本発明の第１の一実施例における制御回路の構
成を示すブロック図、第２図は第２の一実施例における
制御回路の具体回路を含めたブ１】ツク図、第３図は第
２図における各信号の関係を示しまたタイミング図、第
４図は第１および第２の一実施例における周期検出回路
のブロック図である。１・・・・・・モータ、２，３・・・・・・パルス発生
器、４・・・・・・遅延回路、５・・・・・・周期検出
回路、６・・・・・・第１のホールド回路、７・・・・
・・第２のホールド回路、８・・・・・・ディジタル−
アナログ変換器、９・・・・・・駆動回路。代理人の氏名　弁理士　中尾敏男　はか１名第３図第４図

Claims

【特許請求の範囲】

（１）モータと、前記モータの回転数に対応した周期の
パルス信号を得る複数のパルス発生器と、前記複数のパ
ルス発生器の出力パルス信号周期に対応した所定のデー
タ信号と第１の制御パルス信号を出力する周期検出回路
と、前記データ信号を前記第１の制御パルス信号の印加
によって取り込み出力保持する第１のホールド回路と、
前記複数のパルス発生器の出力パルス信号の印加から所
定の時間遅れた第２の制御パルス信号を出力する遅延回
路と、前記第１のホールド回路の出力信号を前記第２の
制御パルス信号の印加によって取り込み出力保持する第
２のホールド回路と、前記第２のホールド回路の出力信
号に対応した電圧に変換するディジタル−アナログ変換
器と、前記モータに前記ディジタル−アナログ変換器の
出力電圧に対応した駆動電流を与える駆動回路とを備え
たことを特徴とする制御回路。
（２）周期検出回路を、クロック発生回路と、該クロッ
ク発生回路の発生するクロックを計数するカウンタ回路
と、パルス発生器からのパルス信号を受けて前回のパル
ス入力時との前記カウンタ回路の変化量を検出してその
値のディジタル値を出力し且つその出力直後に制御パル
ス信号を出力する処理回路とを含んだ構成としたことを
特徴とする特許請求の範囲第（１）項記載の制御回路。