JPS636963A - デ−タ要求クロツク信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は、共鳴ガルバノメータ式スキャナによる非線
形的に配置された輪郭を補償するための画像用データを
要求するタイミング・クロック信号の発生装置に関する
。このデータ要求クロック信号発生装置は、走査用レー
ザ光線を変調することにより画像（イメージ）を作成し
たり、走査用レーザを折り曲げながらイメージを読み取
ったりするためにも用いられる。

Ｂ、従来技術 イメージング・システム（画像情報システム）の読み書
きは、読み取りおよび／または書き込み文ｕｆを光線で
走査することによって行なわれる。

従来、最も一般的な走査装置は、複数のファセット（小
平面）を備えている回）転式の鏡またはプリズムを使用
するものであった。これらの複数ファセットつきの鏡ま
たはプリズム１ごは欠点（とくに高い精度が必要で、そ
れだけ費用がかかること）があるため、他の方法が求め
られていた。複数ファセットつきの鏡またはプリズムに
代わる一般的な方法は、共鳴ガルバノメータ式スキャナ
で鏡を駆動するものである。共鳴ガルバノメータ式スキ
ャナ、およびそれを使って光線で読み書きを行なう方法
は、米国特許第４１７８０６４号および第４０３２８８
８号に記載されている。さらに具体的にいうと、米国特
許第４１７８０６４号に示されているように、素子（１
３）に記憶されているデータが、レーザ１０から発生し
た光線（１２）を変調するために、（素子（１６）によ
って）光変調器（１４）にゲート入力される。変調され
たレーザ光線は、共鳴ガルバノメータで駆動される鏡（
２４）によって、光導電ドラム（２０）上を走査させら
れる。共鳴ガルバノメータ式スキャナを用いた読取りは
、米国特許明細書第４０３２８８８号に示されている。

この特許では、レーザ（１２０）から発生したレーザ光
線が共鳴ガルバノメータで駆動される鏡（１５２）によ
って、イメージ・フィールド（１７８Ｔ）上を走査させ
られる。反射されたまたは屈折された光線がフォトダイ
オード（１４８）で検出され、可変クロックの助けでデ
ータ・バンク（１１０）に書き込まれる。残念ながら、
この共鳴ガルバノメータ式スキャナは、共鳴モードで使
用するとき、画像の輪部が極端に非線形である。読み書
き中の画像の線形性を維持するには、補償用非線形クロ
ックが必要である。

従来技術によれば、かかる１つの非線形クロックは、空
間（８次元）格子を用いて生成されてきた。ムルジエン
（Ｍｒｄｊｅｎ　）の米国特許第４１７８０６４号を参
順のこと。別法として、ブロイレス（Ｂｒｏｙｌｅｓ　
）等は、（米国特許第４０３２８８８号）、制御可能な
分割器を用いて周波数のより高いクロックを分割するこ
とにより、非線形クロックを生成している。

従来技術のどの方法も、問題点を伴っている。

ムルジェンの空間格子は、単に複数ファセットつき鏡の
費用を格子の費用で置き換えたにすぎない。

ブロイレスの方法は、異なる４種のクロック周波数を用
いることを提案しているが、−般に４種のクロック周波
数では共鳴モードで走査鏡の動作の変動範囲をカバーす
るには不充分であるため、必要な補償範囲がカバーでき
ない。

Ｃ０解決しようとする問題点 したがって、本発明の第１の目的は、共鳴ガルバノメー
タ式走査鏡の動作の非線形性を補償できるような非線形
画素タイミング・クロックを提供することである。本発
明の第２の目的は、隣接する画素間で遅延を広範囲に変
えることができるような、不均一な画素タイミング・ク
ロッ、りの生成装置を提供することである。本発明の第
３の目的は、共鳴ガルバノメータで駆動される走査鏡と
補償用画素タイミング・クロックとを用いた光学式デー
タ読み書き装置を提供することである。

Ｄ０問題点を解決するための手段 本発明の一実施例によれば、データ（画素データ）要求
クロック信号発生装置は、ロード・コマンドに応答して
カウント値がロードされる（画素）タイム・カウンタを
含んでいる。この画素タイム・カウンタは、カウント値
で決まるロード・コマンドの次の時間に、出力を供給す
る。画素タイム・カウンタは、−度カウント値がロード
されると高周波クロックによってカウントされ、所定の
カウント（あふれ即ちゼロ・カウント）に達すると出力
を発生する。画素タイム・カウンタの出力は、次の２つ
の目的に使われる。まず、データ直列化装置をクロック
して、レーザ制御装置に画素データを供給するためのデ
ータ要求クロック信号を発生する。このデータ要求クロ
ック信号はフィード・パックもされ、次のロード・コマ
ンドを発生するのに使われる。画素タイム・カウンタが
連続して同じ値で再ロードされる場合、−定のクロック
信号を発生することになる。しかし、−定のクロック信
号は、共鳴ガルバノメータの非線形性を補償しない。

画素タイム・カウンタに必要に応じて異なるカウント値
を供給するには、データ要素クロック（信号）を使って
画素アドレス・カウンタの状態を変更する。画素アドレ
ス・カウンタの異なる各状態は、記憶装置（一実施例で
は、読取専用記ｔα装置）の異なる記憶位置にアドレス
し、そこから画素タイム・カウンタのカウント値を引き
出す。

本発明によれば、先読み（ルック・アヘッド）機能が次
のように使われる。具体的にいうと、開始パルスが画素
アドレス・カウンタをクリアまたはリセットする。この
状態で、画素アドレス・カウンタは初期記憶位置（位置
ゼロ）をアドレス指定し、記憶装置は対応する出力を出
す。その後、走査の始めに、１つの信号を使って、以前
にクリアされた画素タイム・カウンタの増分、および画
素タイム・カウンタに対する初期ロード・コマンドの発
生がなされる。このとき、読取専用記憶装置のカウント
値出力が、画素タイム・カウンタに入る。カウント値に
対応する遅延が満了すると、画素タイム・カウンタはデ
ータ要求クロック、すなわち初期画素クロック・パルス
を発生する。しかし、初期画素クロック・パルスが発生
するとき、画素アドレス・カウンタはすでに（走査開始
から）単位分だけ増分されており、それに対応して、画
素アドレス・カウンタの（位置１の）内容に対応する読
取専用記憶装置の内容が使用可能になっている。したが
って、初期データ要求クロック・パルスが発生され、対
応する（第２の）ロード・コマンドが発生されると、読
取専用記憶装置からカウント値が得られる。初期データ
要求クロックは、また画素アドレス・カウンタを増分さ
せて、読取専用記憶装置から次のカウント値を発生する
。したがって、画素タイム・カウンタが１カウント値を
カウント・アウト中、画素アドレス・カウンタは１カウ
ント進んでおり、その結果として、画素タイム・カウン
タがその出力を発生するときまでに、画素タイム・カウ
ントを再ロードするための後続カウント値が読取専用記
憶装置から得られる。

したがって、本発明は、非線形的に配置された輪郭をも
つ共鳴ガルバノメータ式スキャナにとくに適したデータ
（画素）要求クロック発生装置であり、以下に列挙する
手段を含んでいる。

走査すべき複数のデータ（画素）に対応するパラメータ
であり且つそのパラメータ自身が発生させるデータ（画
素）と先行データ（画素）との間の遅延時間に関係する
パラメータを記憶するための記憶手段； 上記記憶手段からの出力（パラメータ）がロードされる
とともに定期的クロック信号に応答し、特定の状態へと
カウントされるたびに画素クロックを発生するプリセッ
ト・カウンタ手段（画素タイム・カウンタ）； 上記記憶手段をアドレス指定する出力を備えたく画素）
アドレス・カウンタ手段；および上記プリセット・カウ
ンタ手段の出力に応じて上記アドレス・カウンタ手段の
状態を変更（更新）する手段、である。

また、本発明の別の実施態様によれば、下記のものを含
む光スキャナが提供される。即ち、変調光線源； 時間の関数としての画像輪郭が非線形であるような、光
線を掃引する共鳴ガルバノメータ式スキャナ； 走査用の複数のデータ（画Ｎ）に対応するバラるデータ
（画素）と先行データ（画素）との間に時間遅延を生じ
させるパラメータを記憶するための記憶手段； 上記記憶手段からの出力がロードされるとともに定期的
クロック 信号に応答し、特定の状態へとカウントされるたびにデ
ータ要求クロック信号（画素クロック）を発生するプリ
セット・カウンタ手段（画素タイム・カウンタ）； 上記記憶手段をアドレス指定する出力を備えた（画素）
アドレス・カウンタ手段； 上記プリセット・カウンタ手段の出力に応じて上記アド
レス・カウンタ手段の状態を変更する手段； データ・バッファ；および 上記画素クロックが発生するごとに上記データ・バッフ
ァをクロックする手段、を含み、このような構成により
、上記走査アクションによる非線形的な画像の輪郭を上
記ｌ１ｆｉ素クロツク・パルスのｔａ１すである。

Ｅ、実施例 ２１！；３図において、曲線Ａは共鳴ガルバノメータで
駆動される光線の位置の時間的変化を表わしている。従
来、この極端な非線形性のために、有用な掃引の範囲が
限られていた。下記で説明する通り、本発明によると、
時間の経過による光線の非線形的な配置が、対応する不
均一な画素クロックによって補償されるため、掃引範囲
中のどの選択部分も有用となる。第１図、第２図および
第４図ないし第６図に関して説明する実施例では、非線
形画素クロック発生装置を使って、データ書込装置を駆
動する直列化装置がクロックされるが、当然のことなが
ら、画素クロック発生装置は、（光変換器からのデータ
を保持する大力バッファを刻時動作させるために画素ク
ロックが使用されるような）データ読取装置にも同様に
使うことができる。

不均一クロックを発生させるには、画素アドレス・カウ
ンタ２０（第１図）を使用する。後述のように、このカ
ウンタは、走査開始前に初期設定され、走査開始から走
査終了までカウント・アップしく即ち状態を変え）、走
査の終りに再び初期設定される、簡単なカウンタとする
ことができる。

画素アドレス・カウンタ２０の出力は、ＰＲＯＭ３０な
どの記憶装置をアドレス指定するのに使われる。Ｐｆｌ
ＯＭ３０の内容は、−連の記憶位置に記憶され、その記
憶内容により、ある画素と後続画素との間の遅延が（記
憶内容に対応した時間に）特定される。ＰＲＯＭ３０は
、アドレスされると、アドレスされた位置に記憶されて
いる値（パラメータ）を出力する。

ロード・コマンドを受は取ると、画素タイム・カウンタ
４０が、ＰＲＯＭ３０の出力に対応する値にプリセット
される。画素タイム・カウンタ４０は、たとえば、１０
０　Ｍ　Ｈｚの高周波クロック４５によってカウントさ
れる。同じクロック４５が、高速クロック（ＨＳ、　）
が分割されて、より低速の２つのクロックＭＳ（中速タ
ロツク）とＬＳ（低速クロック）を発生する。画素タイ
ム・カウンタ４０があふれる（または下位桁あぶれを起
こす）と、データ要求クロックと呼ばれる出力を発生す
る。このデータ要求クロックが直列化装置５１に入力さ
れて、そこで刻時パルスとして使われる。書き込むべき
画像に対応するデータが、そのデータを記憶する記憶装
置を含む共通制御装置５２から引き出される。直列化装
置５１が各クロック・パルス（データ要求クロック信号
）を受は取るたびに、共通制御装置５２から画像の１ビ
ツトがレーザ制御装置５３に出力される。したがって、
かかるビットの列がデータ要求クロックによって歩調合
わせされ、その歩調合わせの不均一性は、走査光線の不
均一変位を後述の方式で補償するように実現される。

データ要求クロック信号は、更新手段としてのゲート１
０にもフィード・バックされる。ゲート１０は２つの機
能を実行する。１つには画素アドレス・カウンタ２０の
状態を変化させ、１つには画素タイム・カウンタ４０に
対するロード・コマンドを発生する。走査の終りに画素
アドレス・カウンタ２０はクリアまたはリセットされ、
このカウンタ２０は記憶装置３０をアドレス指定して、
初期カウント値を画素タイム・カウンタ４０に出力させ
る。走査の始めに、初期パルスが画素アドレス・カウン
タ２０を増分し、かつ画素タイム・カウンタ４０に対す
るロード・コマンドとして機能する。この初期パルスは
、走査開始パルスから引き出され、ゲート１０に入力さ
れる。

ＰＦｔＯＭ３０に記憶されているデータが、隣接する画
素間の時間遅延を規定する。このデータは、時間遅延を
異なるいくつかの方式で表わすことができる。最も直接
的な表現では、遅延時間を高速クロック（画素タイム・
カウンタ４０を駆動するクロック）のカウント数で表わ
すことができる。

画素タイム・カウンタ４０にこの特定のカウントがロー
ドされ、高速クロック・パルス１個につき１だけ減分さ
れる場合、画素タイム・カウンタ４０がカウント・ゼロ
に達するのに要する時間が、所期の時間遅延となる。別
法として、ＰＲＯＭ３０に記憶されているデータが所期
の時間遅延に直接関係づけられる代わりに、時間遅延の
補数を表わすこともできる。この実施態様では、画素タ
イム、カウンタ４０は、Ｐλ０Ｍ３０がらのデータをロ
ードされるとカウント・アップされ、カウンタあふれに
よって遅延期間の終りが知らされる。

すなわち、所期の時間遅延が６クロツク周期に対応する
場合、カウンタに量６０をロードして、カウント・ダウ
ンさせ、カウンタがゼロに達したとき所期の時間遅延の
終りを知らせるようにすることができ、またカウンタに
４をロードして１クロック周期ごとにカウンタｆ！：１
だけ増分させ、カウンタがあふれたとき、時間遅延の終
りを知らせることもできる。

この所期の遅延は、光線が隣接する画素間の距離を移動
する際の平均瞬間走査速度に反比例する。

したがって、第２の（カウンタに所期の時間遅延の補数
をロードする）方法を使う場合、その補数は平均瞬間走
査速度に正比例することになる。

第２図は、第１図に示した各構成要素の相互作用を示す
タイミング図である。第２図に走査開始（ＳＯＳ＞信号
、アドレス・カウンタ２ｏの増分操作（およびその結果
生じる内容）、Ｐ１１０Ｍ３０からのデータの利用のさ
れ方、画素タイム・カウンタ４０に対するロード・コマ
ンドの発生、およびデータ要求クロック（ＤＤＣ）に対
応するタイム・カウンタ４０のあふれのタイミングを示
す。

第２図では、これらの事象は、すべて共通の時間軸上に
示しである。

第２図において、「画素アドレス・カウンタ２０」の行
は、画素アドレス・カウンタ２０の内容の変更を垂直線
で示し、その結果生じるカウンタの内容を垂直線の下に
かっこ書きで示しである。

ｒＰＲＯＭ３０Ｊ（７）行は、ＰＲＯＭ３０へｆｉアド
レス入力が変わるたびに短い垂直線で示し、新しいアド
レスを垂直線の下に示しである。「画素タイム・カウン
タ４０へのロード信号」の行は、画素タイム・カウンタ
４０に対するロード・コマンドが生成されるたびに短い
垂直線で示しである。

画素タイム・カウンタ４０がプリセットされる値は、最
初にＰｌ’ｔＯＭ３０に印加されるアドレスに入ってい
る内容から引き出される。「画素タイム・カウンタでの
カウント」の行は、カウンタ４０のカウント持続期間を
示し、立下りが出力である。

（便宜上）次の「データ要求クロック」の行にこの出力
を繰り返して示す。

第２図を参照すると、走査開始（ＳＯＳ）前にはカウン
タ２０はクリアされており、ＰＩ’ｔＯＭ３０の初期位
置がアドレス指定される。初期パルスが出ると、画素ア
ドレス・カウンタ２０が増分され、その単位値を記憶す
る。わずがな遅延の後、Ｐ　ＲＯＭ　３０はそのアドレ
ス位置１の内容を出力する。初期パルスは、アドレス・
カウンタ２０′？：増分する他に、画素タイム・カウン
タ４０がら（ゲート１０を介して）ロード・コマンドを
発生させる。この最初のロード・コマンドが出たとき、
ＰＲＯＭ３０の初期位置の内容が使用できるようになる
。ロード・コマンドが出ると、カウンタ４０が初期設定
されてカウントを始める。このカウンタ４０があふれる
（タイム・カウンタ・アウト）と、データ要求クロック
（ＤＤＣ）に対応するパルス（画素１）が出力される。

ＤＤＣの生成は、点線で示す２つの効果を伴う。まず、
ゲート１゜を介して画素タイム・カウンタ４０に対する
別のロード・コマンドを形成する。この画素タイム・カ
ウンタ４０の（第２の）ロード・コマンドが出たとき、
ＰＲＯＭ３０の第１の記憶位置の出力が使用できるよう
になり、したがって画素タイム・カウンタ４０にこの値
がロードされる。第１のＤＤＣはまた、（ゲート１０を
介して）画素アドレス・カウンタ２０を増分し、その後
カウンタ２０が値を持つようにする。画素アドレス・カ
ウンタ２０内の２つの値が、ＰｒｔＯＭ３０をアドレス
指定し、その結果少し後にＰＲＯＭ３０の第２の記憶位
置の内容がその出力端で人手できるようになる。画素タ
イム・カウンタ４０が（記ｔヲ位置１の内容に）ロード
されると、高周波クロック４５は画素タイム・カウンタ
４０をクロックし始めて、カウントを開始させる。最初
に画素タイム・カウンタにロードされた値で、遅延Ｄ　
ｌ−２の長さが決まる。その遅延が終了すると、タイム
・カウンタ４０があふれ（タイム・カウンタ・アウト）
、そのため画素２に対するＩ）ＤＣが発生される。この
ＤＤＣがフィード・パックされて、画素アドレス・カウ
ンタ２０を増分させ、その後カウント３となるようにす
る。同じＤＤＣが、画素タイム・カウンタ４０に対する
ロード・コマンドを形成し、カウンタ４０がＰＲＯＭの
第２の記憶位置の出力をロードできるようにする。その
後、画素タイム・カウンタ４０は遅延Ｄ２−３のカウン
ト・アウトを始める。

一般にタイム・カウンタ４０に対するロード・コマンド
が出た後、画素アドレス・カウンタ２０は次の記憶位置
をアドレス指定し、次の記憶位置の内容を画素タイム・
カウンタ４０が使用できるようになる（その値はこのカ
ウンタ内で次のロード・コマンドを待つ）。画素タイム
・カウンタ４０は以前の周期をカウント・アウトし、そ
のカウントが完了すると、次のＤＤＣが生成される。

第３図に、不均一な掃引変位をどのようにすれば補償が
できるかの例を示す。具体的にいうと、第３図は、掃引
によって９個の画素が生成される例を示している。遅延
（Ｄｏ−１ないしＤ８−９）が測定され、ＰｒｔＯＭ３
０に記憶された値を選んで、所期の遅延が生成される。

実際には、ＰＩ’ｔＯＭ３０に記憶されている値が測定
された遅延を生成するのに必要な値よりもある定数だけ
小さいことがある。この定数は処理遅延と呼ばれ、すべ
ての画素について等しい。さらに具体的にいうと、画素
１と画素２の生成の間の遅延がＤｌ−２である。この回
路が一定の処理遅延δ（画素タイム・カウンタ４０の出
力からそのビットが実際にＣＣＵ３２からクロック・ア
ウトされるまで）を有する場合、実際には値Ｄ１−２−
δが記憶される。第３図から明らかな通り、第３図に示
されている９個の画素を生成するには、９個の遅延、す
なわちＰＲＯＭ３０に記憶されている９個の値が必要で
ある。しかし、画素５が生成されるまでは各遅延が次第
に減少し、その後は増加するという点で対称性があるこ
とも自明のはずである。

したがって、本発明の好ましい実施例では、画素アドレ
ス・カウンタ２０の内容が監視され、それが所定のカウ
ントに達すると、その後はカウントの方向が逆になる。

たとえば、画素アドレス・カウンタがカウントＯから５
まで増分され、その後１まで逆に減分される。したがっ
て、ＰＲＯＭ３０は、９個ではなく５個の遅延値を記憶
するだけでよい。

第４図ないし第６図に、実際に作成した本発明の好まし
い実施例を開示する。

第４図には、画素アドレス・カウンタ２０、ＰＲＯＭ３
０、それらの相互接続および関連する回路を示す。第５
図には、画素タイム・カウント４０とその関連する回路
を示す。第６図には、第４図および第５図に示した回路
に対する入力信号の一部を生成するのに使われる回路を
示す。

画素アドレス・カウンタ２０は、カウンタ要素２０１な
いし２０３を含んでいる。フリップ・フロップ２０４の
状態によって、カウンタ要素２０１ないし２０３がカウ
ント・アップされるのか、それともカウント・ダウンさ
れるのかが決まる。

後述のように、フリップ・フロップ２０４の状態は、１
回の走査中に変化して、カウントの方向を変える。カウ
ンタ要素２０１ないし２０３の出力状態が、ＰＲＯＭ３
０へのアドレス指定入力を発生する。その他に、最上位
出力ビットがＡＮＴ）ゲート２０５に入力され、ＡＮＤ
ゲート２０５の出力がフリップ・フロップ２０４をクロ
ックして他の状態に変化させる。フリップ・フロップ２
０４は、電源が入った後の最初の走査中にＥＳ信号を用
いて初期設定される。このことについては後述する。

フリップ・フロップ２０４のＱ出力端が、インバータ２
０６への入力を供給する。インバータ２０６の出力端お
よび入力端は、それぞれＡＮｒ）ゲート２０７および２
０８への入力を供給する。信号ｐＣは、ＡＮＤゲート２
０７および２０８へのもう１つの共通入力であり、これ
らのＡＮＤゲートの出力は、インバータ２０９および２
１０を介して、それぞれカウンタ素子２０１のＣＵ（カ
ウント・アップ）およびＣＤ（カウント・り゛ラン）制
御入力となる。フリップ゛・フロップ２１１は、後述の
ように、電源が入るときに画素アドレス・カウンタ２０
を同期させるのに使われる。そのＣＬｒｔ入力は、ＡＮ
Ｄゲート２１２の出力端から供給され、ＡＮｒ）ゲート
２１２の１つの入力はインバータ２１３からの５ｐｓ（
システム・プリセット）信号であり、もう１つの入力は
［ＥＳ＋信号（その誘導については後述する）である。

第５図は、画素タイム・カウンタ４０、およびそれに関
連する周辺制御回路を示す。画素タイム・カウンタ４０
の主要要素は、カウンタ要素４０１と４０２である。カ
ウンタ要素４０１と４０２は、それぞれＡＮＤゲート４
１１ないし４１８の出力によってロード（またはプリセ
ット）できる。ＡＮＤゲート４１１ないし４１８の入力
は、それぞれＰＲＯＭ３０の出力端から供給される（入
力Ｐ１ないしＰａ）。各ＡＮＤゲート４１１ないし４１
８への第２の共通入力は、フリップ・フロップ４０３の
Ｑ出力である。フリップ・フロップ４０３は、ＭＦＢ信
号またはＤＤＣ信号によってセットされる。この２つの
信号の生成については後述する。ＭＦＢ信号は、最初の
カウントで画素タイム・カウンタ４０をロードするのに
使い、その後はＤＤＣ信号を使って、新しい時間値がカ
ウントされるたびに画素タイム・カウンタ４０への再ロ
ードを行なう。フリップ・フロップ４０３は、高速クロ
ックＨＳでクロックされる（たとえば、このクロックは
速度１００ＭＨｚであった）。フリップ・フロップ４０
３のｑ出力は、ＰＣ信号である。

フリップ・フロップ４０３のクロック速度が速いため、
ＰＣ信号は、画素タイム・カウンタ４０をロードする（
そして、画素アドレス・カウンタ２０を増分または減分
するのに使われる、第４図参照）信号の直後にほとんど
遅延なく生成される。

フリップ・フロップ４０３のＱ出力は、ＡＮＤゲート４
０４への入力でもあり、Ａ　Ｎ　Ｄゲート４０４へのも
う１つの入力は、フリップ・フロップ４０５のＱ出力端
から供給される。フリップ・フロップ４０５は、ＭＦＢ
信号またはＳｐＳ信号によってクリアされ、走査中の１
１０Ｍ３０の最後の出力（ＥＳ）でクロックされる。Ａ
ＮＤゲート４０４の出力端は、カウンタ要素４０１．４
０２にＣＬＫ２を供給する。ＣＬＫ２は、光線の有効掃
引中にカウンタ４０を作動可能にし、レーザのパック・
スイング（帰線消去時間）中にカウンタ４０を作動不能
にする作動可能信号にすぎない。ＡＮＤゲート４０６の
出力端は、カウンタ要素４０１と４０２に正常のカウン
ト・クロック（ａｔ、に１）を供給する。ＡＮＤゲート
４０６への１つの入力は１００　Ｍ　ＨｚクロックＨＳ
であり、もう１つの入力はフリップ・フロップ４０７の
Ｑ出力である。

フリップ・フロップ４０７は、フリップ・フロップ４０
３のＱ出力でクロックされ、ｘｐｘ信号またはＩＥＣ信
号（その生成については後で説明する）によってリセッ
トされる。

第５図は、フリップ・フロップ４０８．４０９．４１０
も含んでいる。フリップ・フロップ４０８のクロック入
力はカウントＥＣに結合され、Ｑ出力端はフリップ・フ
ロップ４０９への入力を供給する。フリップ・フロップ
４０９のＱ出力端はフリップ・フロップ４１０への入力
を供給する。フリップ・フロップ４０９も４／１０も高
速クロックＨＳでクロックされる。フリップ・フロップ
４１０のＱ出力は、ＯＲゲート４１９にフィード・バッ
クされて、フリップ・フロップ４０８をリセットする。

ＯＲゲート４１９へのもう１つの入力は、ｙππ倍信号
ある。

今説明している実施例では、カウンタ要素４０１．４０
２を使っているものの、カウンタ要素４０１の出力の最
上位ビット、すなわちＱｏないしＱ３だけを使っている
。後の２つＱ２とＱ３はＡＮＤゲート４２０への入力を
供給し、ＡＮｒ）ゲート４２０の出力端は、ゲート４２
１への１つの入力を供給し、ゲート４２１のもう１つの
入力はＱｌである。ゲート４２１の出力はゲート４２２
への入力であり、ゲート４２２へのもう１つの入力は出
力ＱＯである。ゲート４２２の出力は、ゲート４２３へ
の唯一の有効な入力であり、ゲート４２３の出力はＥＣ
信号（各期間または遅延周期の最終カウント）である。

自明のごとく、ＱＯないしＱ３が同時に等しいとき、ゲ
ート４２０ないし４２３はオンになり、ＩＥＣ（カウン
ト終了）信号を発生する。

通常、画素周期のタイミングをとるため、ＰＩ”ｔＯＭ
３０の出力が（ゲート４１１ないし４１８を介して）ゲ
ートされ、（後述の）ｒ）ＤＣ信号が生成されたとき、
カウンタ要素４０１．４０２をプリセットする。ＤＤＣ
ＤＣ信号成されると、パルスがＯＲゲート４２４によっ
て結合され、フリップ・フロップ４０３をセットして、
ゲート４１１ないし４１８を作動可能にする。Ｑ出力は
また、フリップ・フロップ４０７をクロックして、ＡＮ
Ｄゲート４０６を部分的に作動可能にし、その結果、そ
の後ＡＮＤゲート４０６の出力が高速クロツＩｔ　Ｓに
追従するようになる。カウンタ要素４０１．４０２が最
終カウントＥＣまでカウントされる（遅延周期をカウン
ト・アウトする）と、ＡＮＤゲート４２３はＥＣ信号を
生成して、フリップ・フロップ４０８をクロックしくま
たフリップ・フロップ４０７をリセットして、カウンタ
要素４０１．４０２のカウントを終了させる）。フリッ
プ・フロップ４０７はＯＲゲート４２５によってリセッ
トされる。フリップ・フロップ４０８がセットされると
、その直後にほとんど遅延なくフリップ・フロップ４０
９が（高速クロックＨＳでクロックされるため）セット
される。フリップ・フロップ４０９がセットされると、
そのＱ出力端がＤＤＣＤＣ信号成する。このＤＤＣＤＣ
信号能の１つは、Ｏｒ（ゲート４２４を介してフリップ
・フロップ４０３をセットすることである。フリップ・
フロップ４０３は、やはりＩＩ　Ｓ信号でクロックされ
るので、セットされるたびにすぐにリセットされる。

フリップ・フロップ４０３がセットされるたびに、ＰＩ
”ｔＯＭ３０からの新しい値がカウンタ要素４０１．４
０２にロードされる。フリップ・フロップ４０９が（１
）ＤＣ信号を発生するように）セットされると同時に、
そのＱ出力がＯＲゲート４１９によって結合され、フリ
ップ・フロップ４０８をリセットする。フリップ・フロ
ップ４．０９は高速クロック信号Ｈ５でクロックされる
ので、フリップ・フロップ４０８がリセットされると、
その直後にフリップ・フロップ４０９もリセットされ、
ＤＤＣＤＣ信号了する。カウンタ要素４０１．４０２に
ロードされた量のカウント・ダウンによって次にＥＣ信
号が発生されるまで、ＤＤＣＤＣ信号生されない。

第６図は、第４図および第５図の回路の動作を共鳴ガル
バノメータ式スキャナの走査動作と同期させるための、
関連する周辺回路を示している。

第６図に示すように、別の２個のカウンタ６０１と６０
２が使用される。カウンタ６０２は、最初の走査の終り
から次の走査の始めまでのタイミングをとる（すなわち
、レーザのバック・スイングを行なわせる）ために使わ
れ、カウンタ６０１は、走査の始めの部分のタイミング
をとるのに使われる。走査の始めにフリップ・フロップ
２１１（第４図）がセットされると、このフリップ・フ
ロップ２１１は出力を生成して、画素アドレス・カウン
タのカウンタ要素２０１ないし２０３をロードする。同
じ信号（Ａ）がゲート６０６　（第６図）に入力され、
走査が始まるとフリップ・フロップ６０３がクリアされ
るようにする。走査の終りにＰＩｔＯＭ３０が導線Ｐ８
上にビット（ＢＳ）を出力すると、それが結合されてフ
リップ・フロップ６０３をクロックし、それをセットさ
せる。フリップ・フロップ６０３がセットされると、次
のＤＤＣＤＣ信号成されたときフリップ・フロップ６０
４が作動可能となる。フリップ・フロップ６０５は、（
低速クロックＬＳでクロックされるので、その直後に）
フリップ・フロップ６０４からセットされる。フリップ
・フロップ６０５がセットされると、ＥＯ５（走査終了
）信号を生成する。この信号については後述する。フリ
ップ・フロップ６０４と６０５がセットされた直後に、
これらのフリップ・フロップは、フリップ・フロップ６
０５のｑ出力によってリセットされる準備ができている
。リセットは、次のＤＤＣＤＣ信号なわれる。

次の走査の始めに（上記のようにフリップ・フロップ６
０３がリセットされると）そのｑ出力が高レベル（［Ｅ
Ｓ＋信号）になる。この信号がゲート２１２（第４図）
によって結合され、フリップ・フロッゾ２１１をクリア
させる。

レーザ光線が順方向走査動作を始める（このことは光検
出器で検出される）と、ＳＯＳ　（走査開始）信号は低
レベルになる。フリップ・フロップ６１６への入力が低
レベルになると、フリップ・フロップ６１６がリセット
される゛。高レベルのｑ出力は、２つの効果をもつ。そ
れは、１つには走査開始カウンタ６０１をクリアし、２
つには（中速クロックＭＳでクロックされる）フリップ
・フロップ６１７をセットさせる。（フリップ・フロッ
プ６１６がリセットされた直後に）フリップ・フロップ
６１７がセットされると、プリセット・スイッチ６２６
によって定められたデータがカウンタ６０１にロードさ
れる。フリップ・フロップ６１７がセットされると、フ
リップ・フロップ６０８がクロックされる結果、やはり
セットされ、ＡＮＤゲート６１０を部分的に作動可能に
して、クロックＭＳにＯｒｔゲート６１１を通過させ、
走査開始カウンタ６０１をクロックさせる。走査開始カ
ラン６０１は、（ＳＯＳ信号を発生させるために）レー
ザ光線が検出される時点から書込みフィールドの始めま
でスイングするのに要する周期のタイミングをとるよう
に調整されている。スイングが起こると、出力ＭＳＢが
高レベルになる。これをＦＦ３信号と呼ぶ。この信号は
フリップ・フロップ２１１をクロックする（第４図参照
）。同じＦＢ信号がフリップ・フロップ６１２（第６図
参照）をもクロックし、フリップ・フロップ６１２がそ
れに応じてセットされ、（中速クロックＭ　Ｓでクロッ
クされたとき）フリップ・フロップ６１３をセットさせ
る。フリップ・フロップ６１３はセットされると、（Ｆ
Ｂよりわずかに遅れて）ＭＦＢＦＢ信号生する。このＭ
ＦＢＦＢ信号ｆｔゲート４２４（第５図参照）への入力
であり、それによってＯＲゲート４２４は画素時間値の
カウント・アウト過程を開始する。ＭＦＢＦＢ信号生し
た後、フリップ・フロップ６１２と６１３は（ｑ出力に
よって）リセットされる。

ＳＯ８信号が終了すると、フリップ・フロップ６１６は
セットされ、その結果フリップ・フロップ６１７がリセ
ットされる。ＦＢ信号が発生されると、インバータ６１
５によって反転され、ゲート６０９によって結合されて
、フリップ・フロップ６０８をクリアまたはリセットし
、それによってゲート６１０が作動不可となる。

ＥＯ５信号が（フリップ・フロップ６０５で）発生され
ると、このＥＯ５信号はフリップ・フロップ６１９をク
ロックしてセ（シトさせる。このため、ＡＮＤゲート６
２１が作動可能になり、ＯＲゲート６２２を介して走査
終了タイマ（カウンタ）６０２をクロックする。フリッ
プ・フロップ６１９がセットされると、レーザ制御装置
６２５に入力が供給されて、（走査が終了したため）レ
ーザ光線をオフにする。走査終了タイマ６０２がそのＭ
ＳＢ信号を生成すると、インバータ６２３がこのＭＳＢ
信号を使って、フリップ・フロップ６１９をリセットし
、このフリップ・フロップ６１９に次の操作サイクルの
準備をさせる。

走査の始めに、走査開始カウンタ６０１がＦＢ信号を生
成すると、このＦＢ信号を使って、フリップ・フロップ
６２４がクロックされる。フリップ。

フロップ６０５がリセットされたとき、フリップ・フロ
ップ６２４がクロックされてリセットされ、そのｑ出力
がレーザ制御装置６２５に入力されて、レーザをオンに
する。

したがって、第６図の回路は、各種のタイマとカウンタ
をレーザ光線の動作に同期させ、走査の終りにレーザ光
線がオフになり、走査の始めにレーザ光線の位置が検出
される。このため、最終的にＦＢ信号が発生して、画素
アドレス・カウンタ２０を再初期設定し、走査サイクル
を再度開始させる。走査サイクルの始めに、レーザ制御
装置６２５がレーザ光線をオンに戻し、画素アドレス・
カウンタ２０が（フリップ・フロップ２１１のＱ出力に
よって）初期設定され、ＰＲＯＭ３０がアドレスされて
、最初の出力を発生する。わずかに遅延したＭＦＢＦＢ
信号成されると、フリップ・フロップ４０３がセットさ
れて、画素タイム・カウンタ４０をＰＩｔＯＭ３０の出
力時にでロードさせる。その値がカウント・ダウンされ
ると、ＩＥ　Ｃ信号が発生して、最終的にＤＤＣ信号が
発生し、フリップフロップ４０３を再度セ・ントして、
次の周期を開始させる。フリップ・フロップ４０３はセ
ットされるたびにその直後にリセットされ、画素アドレ
ス・カウンタ２０を（ＰＣ信号によって）増分させる。

画素アドレス・カウンタ２０が走査の半分までカウント
すると、ゲート２０５（第４図）が作動可能になって、
フリップ・フロップ２０４をクロックし、カウントの方
向を変えさせる。

同じ動作が継続するが、今度はＰＲＯＭのアドレス空間
を反対の方向に走査する。Ｐｒ’ｔＯＭが最後の画素時
間を超えてアドレスされると、ＥＳ信号が発生し、適当
な遅延の後、ＥＯ３信号が発生する。このＥＯ５信号を
使って走査終了タイマ６０２が開始され、レーザがオフ
になる。

以上説明した特定の実施例では、データをクロックして
書込み用レーザ光線を変調させるのにＤＤＣ信号が使わ
れていた。レコードに走査用レーザ光線を当てて、レコ
ードの明暗パターンによってそれを変調させるときにも
、まったく同じ歩調合わせ操作が必要である。変調され
反射された光線を光学的に感知して得られるデータでは
、データ・バッファをクロックするための補償クロック
が必要であり、本発明により、かかるクロックが提供さ
れる。

【図面の簡単な説明】

第１図は本発明による画素クロック発生装置の一実施例
の全体構成を示すブロック図、第２図は前記実施例にお
ける各種の信号の互いの時間的関係を示すタイミング図
、 第３図は前記実施例における走査光線の位置の時間変化
を示すグラフ、 第４図、第５図および第６図は各々、前記実施例におけ
る互いに異なる部分の内部構成を示すブロック図である
。 １０・・・・更新手段としてのゲート、２０・・・・（
画素）アドレス・カウンタ、３０・・・・パラメータを
記憶する手段としてのＰＲＯＭ、４０・・・・（画素）
タイム・カウンタ、４５・・・・高周波クロック、５１
・・・・直列化装置、５２・・・・共通制御装置、５３
・・・・レーザ制御装置。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　岡　　１）　次　　生（外１名）

Claims (1)

1. 【特許請求の範囲】 ａ）走査すべき複数のデータに対応するパラメータであ
   り且つそのパラメータ自身が発生させるデータと先行デ
   ータとの間の遅延時間に関係するパラメータを複数の記
   憶アドレスに記憶する記憶手段と、 ｂ）前記記憶手段をアドレス指定するアドレス・カウン
   タと、 ｃ）前記記憶手段から出力される前記パラメータが入力
   されるとともに、入力されたパラメータに応じたカウン
   ト動作を行なった後にデータ要求クロック信号を発生す
   るタイム・カウンタと、 ｄ）前記データ要求クロック信号に応答して前記アドレ
   ス・カウンタの指定するアドレスを更新させる更新手段
   と、 を備えたことを特徴とするデータ要求クロック信号発生
   装置。