JPS6370176A - Ｉｃ回路 - Google Patents
Ｉｃ回路Info
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- JPS6370176A JPS6370176A JP61214908A JP21490886A JPS6370176A JP S6370176 A JPS6370176 A JP S6370176A JP 61214908 A JP61214908 A JP 61214908A JP 21490886 A JP21490886 A JP 21490886A JP S6370176 A JPS6370176 A JP S6370176A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の回路ブロックよ少Ｈ考成されるものに
好適なＩＣ回路に関する。
好適なＩＣ回路に関する。
本発明は、複数の回路ブロックよ多構成されるものに好
適なＩＣ回路において、所定の回路ブロックの前段に、
入力信号のスルー状態と７フトレジスタとしての作動状
態とが選択できる人力コンディ７ヨンレジスタを接続し
、所定の回路ブロックの後段に、入力信号のスルー状態
とシフトレジスタとしての作動状態とが選択できる出力
コンディションレジスタを接続したことにより、この所
定の回路ブロックだけのテストが簡単に行なえるように
したものである。
適なＩＣ回路において、所定の回路ブロックの前段に、
入力信号のスルー状態と７フトレジスタとしての作動状
態とが選択できる人力コンディ７ヨンレジスタを接続し
、所定の回路ブロックの後段に、入力信号のスルー状態
とシフトレジスタとしての作動状態とが選択できる出力
コンディションレジスタを接続したことにより、この所
定の回路ブロックだけのテストが簡単に行なえるように
したものである。
従来、比較的回路構成が大規模なＩＣ回路として、第２
図に示す如きものがあった。この第２図において、（１
）はＩＣ回路全体を示し、このＩＣ回路（１）には複数
の回路ブロック（２） 、 （３） 、 （４） 、
（５） 、 （６） 、 （７） 。
図に示す如きものがあった。この第２図において、（１
）はＩＣ回路全体を示し、このＩＣ回路（１）には複数
の回路ブロック（２） 、 （３） 、 （４） 、
（５） 、 （６） 、 （７） 。
（８）・・・が所定の接続がなされた状態で設けである
。
。
そして、例えば回路ブロック（３） 、 （４） 、
（５）には夫々ＩＣ回路（１）の外部からの信号入力端
子として端子（３ｍ）、（３ｂ）、（３ｃ）、（４ｍ）
、（４ｂ）、（４ｃ）、（５ｍ）及び（５ｂ）があり、
この夫々の回路ブロック（３） 、 （４）及び（５）
の所定の出力信号が回路ブロック（２）に供給される。
（５）には夫々ＩＣ回路（１）の外部からの信号入力端
子として端子（３ｍ）、（３ｂ）、（３ｃ）、（４ｍ）
、（４ｂ）、（４ｃ）、（５ｍ）及び（５ｂ）があり、
この夫々の回路ブロック（３） 、 （４）及び（５）
の所定の出力信号が回路ブロック（２）に供給される。
また、この回路ブロック（２）の所定の出力信号が回路
ブロック（６） 、 （７）及び（８）に供給される。
ブロック（６） 、 （７）及び（８）に供給される。
さらに、この回路ブロックＣ６） 、 （７）及び（８
）には夫々ＩＣ回路（１）の外部への信号出力端子とし
て端子（６ｍ）、（６ｂ） ＝（６ｅ）、（７ａ）、（
７ｂ）、（７ｅ）、（８ａ）及び（８ｂ）がある。また
、図示はしないがＩＣ回路〔１〕には上述の外にも回路
ブロックが設けてあし、夫々の回路ブロックを所定の接
続で配置しである。
）には夫々ＩＣ回路（１）の外部への信号出力端子とし
て端子（６ｍ）、（６ｂ） ＝（６ｅ）、（７ａ）、（
７ｂ）、（７ｅ）、（８ａ）及び（８ｂ）がある。また
、図示はしないがＩＣ回路〔１〕には上述の外にも回路
ブロックが設けてあし、夫々の回路ブロックを所定の接
続で配置しである。
このようにしてＩＣ回路（１）の内部を複数のブロック
で構成することにより、設計等を容易化することができ
る。例えば、回路ブロック毎に別の設計者により設計す
ることで、効率よく設計することができる。
で構成することにより、設計等を容易化することができ
る。例えば、回路ブロック毎に別の設計者により設計す
ることで、効率よく設計することができる。
ところが、上述の如きＩＣ回路（１）の各回路ブロック
は内部に一体に組込まれているため、個々の回路ブロッ
クだけの動作テストはできない不都合があった。部ち、
このＩＣ回路（１）の動作テストを行なうときには、入
力端子（３ｍ）、（３ｂ）・・・からテスト信号を供給
し、各回路ブロックを通過して出力端子（６ａ）、 （
６ｂ ）・・・から出力される信号の状態を検出してい
たが、このような動作テストでは出力信号に異常が発生
しても、どの回路ブロックが原因であるのか簡単にはわ
からなかった。このため、テスト信号として多種の複雑
な信号を用意して出力端子（６ｍ ） 、 （６ｂ ）
・・・に得られる信号だけで各回路ブロックの状態を仰
ることができるようにしなければならず、テスト信号の
開発に手間がかかると共にテスト時間も長く必要とする
不都合があった。
は内部に一体に組込まれているため、個々の回路ブロッ
クだけの動作テストはできない不都合があった。部ち、
このＩＣ回路（１）の動作テストを行なうときには、入
力端子（３ｍ）、（３ｂ）・・・からテスト信号を供給
し、各回路ブロックを通過して出力端子（６ａ）、 （
６ｂ ）・・・から出力される信号の状態を検出してい
たが、このような動作テストでは出力信号に異常が発生
しても、どの回路ブロックが原因であるのか簡単にはわ
からなかった。このため、テスト信号として多種の複雑
な信号を用意して出力端子（６ｍ ） 、 （６ｂ ）
・・・に得られる信号だけで各回路ブロックの状態を仰
ることができるようにしなければならず、テスト信号の
開発に手間がかかると共にテスト時間も長く必要とする
不都合があった。
本発明は之等の点に鑑み、内部の所定の回路ブロックだ
けのテストが簡単に行なえるＩＣ回路を提供することを
目的とする。
けのテストが簡単に行なえるＩＣ回路を提供することを
目的とする。
本発明のＩＣ回路は、例えば第１図に示す如く、所定の
回路ブロック（２）の前段に、入力信号のスルー状態と
シフトレジスタとしての作動状態とが選択できる入力コ
ンディションレジスタ（ＩＣ） を接続し、この所定の
回路ブロックの後段に、入力信号のスルー状態と７７ト
レジスタとしての作動状態とが選択できる出力コンディ
７ヨンレジスタα２１を接続したものである。
回路ブロック（２）の前段に、入力信号のスルー状態と
シフトレジスタとしての作動状態とが選択できる入力コ
ンディションレジスタ（ＩＣ） を接続し、この所定の
回路ブロックの後段に、入力信号のスルー状態と７７ト
レジスタとしての作動状態とが選択できる出力コンディ
７ヨンレジスタα２１を接続したものである。
本発明のＩＣ回路は、入力コンディションレジスタ（１
０と出力コンディ／ランレジスタＱｌ）とを、通常作動
時には入力信号のスルー状態となるようにし、テスト時
にはシフトレジスタとして作動するようにすることで、
シフトレジスタとなった入力コンディ７ヨンレジスタα
Ｑにテスト信号を供給して、出力コンディションレジス
タα℃から所定の回路ブロック（２）を介したこのテス
ト信号を取出すことができ、所定の回路ブロック（２）
だけのテストが簡単に行なえる。
０と出力コンディ／ランレジスタＱｌ）とを、通常作動
時には入力信号のスルー状態となるようにし、テスト時
にはシフトレジスタとして作動するようにすることで、
シフトレジスタとなった入力コンディ７ヨンレジスタα
Ｑにテスト信号を供給して、出力コンディションレジス
タα℃から所定の回路ブロック（２）を介したこのテス
ト信号を取出すことができ、所定の回路ブロック（２）
だけのテストが簡単に行なえる。
以下１本発明のＩＣ回路の一実施例を、第１図を参照し
て説明しよう。この第１図において、第２図に対応する
部分には同一符号を付し、その詳細説明は省略する。
て説明しよう。この第１図において、第２図に対応する
部分には同一符号を付し、その詳細説明は省略する。
本例のＩＣ回路は、第１図に示す如く構成する。
この第１図において、（９）はＩＣ回路全体を示し、こ
のＩＣ回路（９）内には第２図例と同様に複数の回路ブ
ロック（２） 、 （３） 、 （４） 、 （５）
＃ （６） 、 （，７） 、 （８）・・・が配置し
てあし、本例は回路ブロック（２）のテストできるよう
にしたものである。即ち、回路ブロック（２）には、他
の回路ブロックからの信号入力部として１１．Ｉ２゜工
５・・・ｌ１ｌｌ（ｎは整数）があり、他の回路ブロッ
クへの信号出力部としてＯ，，０２，Ｏ，・・・Ｏ，（
口は整数）があるとすると、他の回路ブロックとこの信
号入力部Ｉ ＋〜工。との間に入力コンディションレノ
スタｑ０を接続し、信号出力部Ｏ４〜Ｏｎと他の回路ブ
ロックとの間に出力コンディションレジスタαηを接続
する。この入力コンディションレジスタＱＱは、−ＩＣ
回路（９）の外部から信号が供給される端子としてテス
ト信号入力端子（１０轟）とシフトレジスタ作動信号入
力端子（１０ｂ ）とを備え、後述するスルー信号の供
給状態によシテスト信号をシフトレジスタ作動信号に同
期させて回路ブロック（２）の各入力部に順次供給する
。また、出力コンディションレジスタＣ１υは、ＩＣ回
路（９）の外部へ信号を出力する端子としてテスト信号
出力端子（１１＆）を備え、ＩＣ回路（９）の外部から
信号が供給される端子としてシフトレジスタ作動信号入
力端子（ｌｌｂ）を備え、後述するスルー信号の供給状
態により回路ブロック（２）の各出力部の出力信号をシ
フトレジスタ作動信号に同期させて出力端子（ｌｌａ）
から順次出力させる。
のＩＣ回路（９）内には第２図例と同様に複数の回路ブ
ロック（２） 、 （３） 、 （４） 、 （５）
＃ （６） 、 （，７） 、 （８）・・・が配置し
てあし、本例は回路ブロック（２）のテストできるよう
にしたものである。即ち、回路ブロック（２）には、他
の回路ブロックからの信号入力部として１１．Ｉ２゜工
５・・・ｌ１ｌｌ（ｎは整数）があり、他の回路ブロッ
クへの信号出力部としてＯ，，０２，Ｏ，・・・Ｏ，（
口は整数）があるとすると、他の回路ブロックとこの信
号入力部Ｉ ＋〜工。との間に入力コンディションレノ
スタｑ０を接続し、信号出力部Ｏ４〜Ｏｎと他の回路ブ
ロックとの間に出力コンディションレジスタαηを接続
する。この入力コンディションレジスタＱＱは、−ＩＣ
回路（９）の外部から信号が供給される端子としてテス
ト信号入力端子（１０轟）とシフトレジスタ作動信号入
力端子（１０ｂ ）とを備え、後述するスルー信号の供
給状態によシテスト信号をシフトレジスタ作動信号に同
期させて回路ブロック（２）の各入力部に順次供給する
。また、出力コンディションレジスタＣ１υは、ＩＣ回
路（９）の外部へ信号を出力する端子としてテスト信号
出力端子（１１＆）を備え、ＩＣ回路（９）の外部から
信号が供給される端子としてシフトレジスタ作動信号入
力端子（ｌｌｂ）を備え、後述するスルー信号の供給状
態により回路ブロック（２）の各出力部の出力信号をシ
フトレジスタ作動信号に同期させて出力端子（ｌｌａ）
から順次出力させる。
（−して、双方のコンディ７ヨンレジスタα０．αυに
はＩＣ回路（９）の外部から入力端子（６）を介してス
ルー信号が供給されるようにしてあり、双方のコンディ
７ヨンレジスタ四、αηと回路ブロック（２）にはＩＣ
回路（９）の外部から入力端子（至）を介してクロック
信号が供給されるようにしである。
はＩＣ回路（９）の外部から入力端子（６）を介してス
ルー信号が供給されるようにしてあり、双方のコンディ
７ヨンレジスタ四、αηと回路ブロック（２）にはＩＣ
回路（９）の外部から入力端子（至）を介してクロック
信号が供給されるようにしである。
以上のようにしてＩＣ回路（９）は構成され、通常動作
時には外部からスルー信号入力端子（６）に例えば・・
イレベル信号を供給することで、各回路ブロックからの
信号がこの双方のコンデイクヨンレジスタσ０．Ｑυ内
をスルー状態で他の回路ブロックへ供給されるようにな
る。即ち、回路ブロック（３） 、 （４） 。
時には外部からスルー信号入力端子（６）に例えば・・
イレベル信号を供給することで、各回路ブロックからの
信号がこの双方のコンデイクヨンレジスタσ０．Ｑυ内
をスルー状態で他の回路ブロックへ供給されるようにな
る。即ち、回路ブロック（３） 、 （４） 。
（５）等から回路ブロック（２）の各入力部工１〜工。
への信号の供給及び回路ブロック（２）の各出力部０１
〜Ｏｎから回路ブロック（６） 、 （７） 、 （８
）等への信号の供給に入力及び出力コンディションレジ
スタａ＊ 、 Ｕが影響を与えない状態になる。このよ
うな状態になることで、従来のＩＣ回路と同様の回路と
して機能するＯ そして、本例のＩＣ回路（９）は、外部からスルー信号
入力端子（６）に例えばローレベル信号を供給すること
で、双方のコンディ７ヨンレジスタ（、Ｌｌ 、αυ、
うτシフトレジスタとして作動するようになる。このよ
うにしてシフトレジスタとして作動させながらテスト信
号を供給することで回路ブロック（２）のテストが行な
われる。即ち、入力コンディションレジスタα１のテス
ト信号入力端子（ｌｏａ）に供給されるテスト信号をシ
フトレジスタ作動用信号入力端子（１０ｂ）に得られる
信号に同期して順次／フトさせ、回路ブロック（２）の
各信号入力部１１〜工。にこのフットさせた信号を順次
供給する。そして、この各入力部工、〜Ｉｎの信号に応
じて出力する回路ブロック（２）の各信号出力部Ｏ１伺
への出力信号が出力コンディ７ヨンレジスタα９に供給
されるが、出力コンディションレジスタＣ１］）モシフ
トレジスタとして作動するため、この各信号出力部Ｏ１
〜Ｏｎの出力信号をシフトレジスタ作動用信号入力端子
（ｌｌｂ）に得られる信号に同期して順次シフトさせ、
テスト信号出力端子（ｌｌａ）から各信号出力部０１〜
Ｏｎの出力信号を全て順次出力させる。
〜Ｏｎから回路ブロック（６） 、 （７） 、 （８
）等への信号の供給に入力及び出力コンディションレジ
スタａ＊ 、 Ｕが影響を与えない状態になる。このよ
うな状態になることで、従来のＩＣ回路と同様の回路と
して機能するＯ そして、本例のＩＣ回路（９）は、外部からスルー信号
入力端子（６）に例えばローレベル信号を供給すること
で、双方のコンディ７ヨンレジスタ（、Ｌｌ 、αυ、
うτシフトレジスタとして作動するようになる。このよ
うにしてシフトレジスタとして作動させながらテスト信
号を供給することで回路ブロック（２）のテストが行な
われる。即ち、入力コンディションレジスタα１のテス
ト信号入力端子（ｌｏａ）に供給されるテスト信号をシ
フトレジスタ作動用信号入力端子（１０ｂ）に得られる
信号に同期して順次／フトさせ、回路ブロック（２）の
各信号入力部１１〜工。にこのフットさせた信号を順次
供給する。そして、この各入力部工、〜Ｉｎの信号に応
じて出力する回路ブロック（２）の各信号出力部Ｏ１伺
への出力信号が出力コンディ７ヨンレジスタα９に供給
されるが、出力コンディションレジスタＣ１］）モシフ
トレジスタとして作動するため、この各信号出力部Ｏ１
〜Ｏｎの出力信号をシフトレジスタ作動用信号入力端子
（ｌｌｂ）に得られる信号に同期して順次シフトさせ、
テスト信号出力端子（ｌｌａ）から各信号出力部０１〜
Ｏｎの出力信号を全て順次出力させる。
このようにして入力コンディションレジスタαＯのテス
ト信号入力端子（ｔＯａ）に供給したテスト信号が、回
路ブロック（２）内の各情号入出力部を介して出力コン
ディションレ・ゾスタ（１１）のテストｌ１ｇ号出力端
子（ｌｌａ）から出力されることによし、テスト信号は
ＩＣ回路（９）内の回路ブロック（２）だけを通過した
状態となし、この出力端子（ｌ１ｍ）に得られる信号の
状態を監視することで、回路ブロック（２）だけのチェ
ックができる。
ト信号入力端子（ｔＯａ）に供給したテスト信号が、回
路ブロック（２）内の各情号入出力部を介して出力コン
ディションレ・ゾスタ（１１）のテストｌ１ｇ号出力端
子（ｌｌａ）から出力されることによし、テスト信号は
ＩＣ回路（９）内の回路ブロック（２）だけを通過した
状態となし、この出力端子（ｌ１ｍ）に得られる信号の
状態を監視することで、回路ブロック（２）だけのチェ
ックができる。
このように本例によるＩＣ回路（９）によると、スルー
毎号入力端子（６）に供給するスルー信号の状態を変え
て入出力コンディションレジスタＱｏ ｅαυをシフト
レジスタとすることで、直接外部との信号入出力端子を
持たない回路ブロック（２）だけをチェックすることが
できる。このため、テスト信号としては一組の回路ブロ
ック（２）だけをチェックする信号でよいため短かい簡
単表信号でよく、チェック時間を短かくできると共にテ
スト信号の開発に手間がかからない。
毎号入力端子（６）に供給するスルー信号の状態を変え
て入出力コンディションレジスタＱｏ ｅαυをシフト
レジスタとすることで、直接外部との信号入出力端子を
持たない回路ブロック（２）だけをチェックすることが
できる。このため、テスト信号としては一組の回路ブロ
ック（２）だけをチェックする信号でよいため短かい簡
単表信号でよく、チェック時間を短かくできると共にテ
スト信号の開発に手間がかからない。
なお、上述実施例では一組の回路ブロック（２）の前後
に入力及び出力コンディションレジスタＯＱ。
に入力及び出力コンディションレジスタＯＱ。
（ロ）を設けた場合についてのみ述べたが、他の回路ブ
ロックにも同様にレジスタ＜１０ 、 ＣＬηを配置し
てテストが簡単に行なえるようにしてもよい。さらに、
本発明は上述実施例に限らず、本発明の要旨を逸脱する
ことなく、その他洩々の構成が取シ得ることは勿論であ
る。
ロックにも同様にレジスタ＜１０ 、 ＣＬηを配置し
てテストが簡単に行なえるようにしてもよい。さらに、
本発明は上述実施例に限らず、本発明の要旨を逸脱する
ことなく、その他洩々の構成が取シ得ることは勿論であ
る。
本発明のＩＣ回路によると、所定の回路ブロック（２）
の前段及び後段に入力コンディ７ヨンレジスタαＯ及び
出力コンディションレジスタαυを接続したことによし
、この回路ブロック（２）だけのテストが簡単に行なえ
、テスト時間の短縮及びテスト信号の簡易化が行なえる
利益がある。
の前段及び後段に入力コンディ７ヨンレジスタαＯ及び
出力コンディションレジスタαυを接続したことによし
、この回路ブロック（２）だけのテストが簡単に行なえ
、テスト時間の短縮及びテスト信号の簡易化が行なえる
利益がある。
第１図は本発明のＩＣ回路の一実施例を示す構成図、第
２図は従来のＩＣ回路の一例を示す構成図である。 （２） 、 （３） ＃ （４） ｌ （５） 、 （
６） 、 （７） 、 （８）は回路ブロック、（９）
はＩＣ回路、αＯは入力コンディションレジスタ、αη
は出力コンディションレジスタである。
２図は従来のＩＣ回路の一例を示す構成図である。 （２） 、 （３） ＃ （４） ｌ （５） 、 （
６） 、 （７） 、 （８）は回路ブロック、（９）
はＩＣ回路、αＯは入力コンディションレジスタ、αη
は出力コンディションレジスタである。
Claims (1)
- 所定の回路ブロックの前段に、入力信号のスルー状態と
シフトレジスタとしての作動状態とが選択できる入力コ
ンデイシヨンレジスタを接続し、上記所定の回路ブロッ
クの後段に、入力信号のスルー状態とシフトレジスタと
しての作動状態とが選択できる出力コンデイシヨンレジ
スタを接続したことを特徴とするＩＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214908A JP2508427B2 (ja) | 1986-09-11 | 1986-09-11 | Ｉｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214908A JP2508427B2 (ja) | 1986-09-11 | 1986-09-11 | Ｉｃ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6370176A true JPS6370176A (ja) | 1988-03-30 |
| JP2508427B2 JP2508427B2 (ja) | 1996-06-19 |
Family
ID=16663558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61214908A Expired - Fee Related JP2508427B2 (ja) | 1986-09-11 | 1986-09-11 | Ｉｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508427B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0317577A (ja) * | 1989-06-14 | 1991-01-25 | Matsushita Electron Corp | 半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129772A (en) * | 1979-01-23 | 1980-10-07 | Koenemann Bernd | Logic block for integrated digital circuit |
| JPS6077518A (ja) * | 1983-10-05 | 1985-05-02 | Nec Corp | 集積回路 |
| JPS6314445A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | 集積回路 |
-
1986
- 1986-09-11 JP JP61214908A patent/JP2508427B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129772A (en) * | 1979-01-23 | 1980-10-07 | Koenemann Bernd | Logic block for integrated digital circuit |
| JPS6077518A (ja) * | 1983-10-05 | 1985-05-02 | Nec Corp | 集積回路 |
| JPS6314445A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | 集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0317577A (ja) * | 1989-06-14 | 1991-01-25 | Matsushita Electron Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2508427B2 (ja) | 1996-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |