JPS6370440A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6370440A JPS6370440A JP21671186A JP21671186A JPS6370440A JP S6370440 A JPS6370440 A JP S6370440A JP 21671186 A JP21671186 A JP 21671186A JP 21671186 A JP21671186 A JP 21671186A JP S6370440 A JPS6370440 A JP S6370440A
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- JP
- Japan
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- semiconductor integrated
- integrated circuit
- optional
- option
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に係り、特に専用半導体
集積回路装ｅ（カスタムエＣ）に関するものである。
集積回路装ｅ（カスタムエＣ）に関するものである。
第８図は、従来の専用半導体集積回路装置の一例として
、２人力ＮＡＮＤゲートをゲートアレイで製造する場合
の手順をマスク工程ごとに示したものでちる。
、２人力ＮＡＮＤゲートをゲートアレイで製造する場合
の手順をマスク工程ごとに示したものでちる。
第８図（８Ｌ１において（１０）はゲートアレイ、（１
１は電源ライン、１２）はＧＮＤライン、（９）は（７
ＭＯ８）ランジスタを示す。なお、第８図ｆｂｌ、（０
）、ｔ（１１、ｔｅｌにおいてゲートアレイ＋ＩＯ１と
０ＭＯ８）ランジスタ（９）の符号は省略しである。
１は電源ライン、１２）はＧＮＤライン、（９）は（７
ＭＯ８）ランジスタを示す。なお、第８図ｆｂｌ、（０
）、ｔ（１１、ｔｅｌにおいてゲートアレイ＋ＩＯ１と
０ＭＯ８）ランジスタ（９）の符号は省略しである。
（ｌｌａ）、（ｌｌｂ）、（ｌｌｃ）、 （１１ａ）は
それぞれの工程で用いるマスクを表わし、図中、黒い四
角はコンタクト、破４Ａは第１層アルミ配線、白い四角
はスルーホール、一点鎖線は第２層アルミ配線を示す。
それぞれの工程で用いるマスクを表わし、図中、黒い四
角はコンタクト、破４Ａは第１層アルミ配線、白い四角
はスルーホール、一点鎖線は第２層アルミ配線を示す。
２人力ＮＡＮＤゲートを、ゲートアレイ（ｌωを用いて
製作すると最終的には第８図ｔｅｌのような配線パター
ンとなる。以下この製作手、＠を！スク工程に基づいて
説明する。
製作すると最終的には第８図ｔｅｌのような配線パター
ンとなる。以下この製作手、＠を！スク工程に基づいて
説明する。
配線前のゲートアレイ（１０１には、第１図１ａｌ Ｋ
″示したように、電源ライン（１）、ＧＮＤライン（２
）、ＣＭＯＳトランジスタ（９）が作られている。プす
、第８図＋ｂｌに示したようにコンタクトを作るための
マスク（ｌｌａ） ｉ用いて、ゲートアレイ（１０１上
に黒い四角で示したコンタクトを作る。次に第８図（０
）に示したように、第１層アルミ配線のためのマスク（
ｘｉｂ） ２用いてゲートアレイ頭上に破線で示した第
１層アルミ配線を作る。そして第８図＋ｄｌに示したよ
うにスルーホールのためのマスク（ｌｌｃ）を用いて、
ゲートアレイｔ１０１上に白い四角で示したスルーホー
ルを作り、第８図ｔｅ＋に示したように、％２層アルミ
配線のためのマスク（１１４） ’ｉ用いてゲートアレ
イ頭上に一点鎖線で示した第２層アルミ配線を作り、２
人力ＮＡＮＤゲートの配線パターンが完成する。
″示したように、電源ライン（１）、ＧＮＤライン（２
）、ＣＭＯＳトランジスタ（９）が作られている。プす
、第８図＋ｂｌに示したようにコンタクトを作るための
マスク（ｌｌａ） ｉ用いて、ゲートアレイ（１０１上
に黒い四角で示したコンタクトを作る。次に第８図（０
）に示したように、第１層アルミ配線のためのマスク（
ｘｉｂ） ２用いてゲートアレイ頭上に破線で示した第
１層アルミ配線を作る。そして第８図＋ｄｌに示したよ
うにスルーホールのためのマスク（ｌｌｃ）を用いて、
ゲートアレイｔ１０１上に白い四角で示したスルーホー
ルを作り、第８図ｔｅ＋に示したように、％２層アルミ
配線のためのマスク（１１４） ’ｉ用いてゲートアレ
イ頭上に一点鎖線で示した第２層アルミ配線を作り、２
人力ＮＡＮＤゲートの配線パターンが完成する。
従来の半導体集積回路装置は以上のような方法で製作さ
れているので、ゲートアレイ化されていてもマスクは最
低４枚必要であり、半導体集積回路装置の開発期間が長
くなるという問題点があった。
れているので、ゲートアレイ化されていてもマスクは最
低４枚必要であり、半導体集積回路装置の開発期間が長
くなるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、特定の配線の変更だけで任意の機能を持つ半
導体集積回路装置？得ることを目的とする。
たもので、特定の配線の変更だけで任意の機能を持つ半
導体集積回路装置？得ることを目的とする。
この発明に係る半導体集積回路装置は、電源部又はＧＮ
Ｄ部にオプション回路選択のための接続部を付加した複
数個のオプション回路を内蔵したものである。
Ｄ部にオプション回路選択のための接続部を付加した複
数個のオプション回路を内蔵したものである。
この発明におけるオプション回路選択のための接続部ば
、その、Ｖ？続によりオプション回路全選択し、半導体
集積回路装置の機能？決定する。
、その、Ｖ？続によりオプション回路全選択し、半導体
集積回路装置の機能？決定する。
以下、この発明の一実施例を図について説明する。第１
図１ａｌ、Ｉｂｌ、（０１、＋＋１１は、半導体集積回
路装置内部に組込むオプション回路に接続部を付児する
４つの例？示しており、１１１は電源ライン、（２１は
ＧＮＤライン、（３１はオプション回路を選択する接続
部、（４１は接続部（３）を第１図１ａｌのように構成
するスルーホール、（６）は選択されるオプション回路
である。接続部（３１ヲオプション回路ｊ６１と直列に
するか並列にするかで第１図（ａ目０）と（ｂｌ １（
１１に分けられ、さらに接続部（３）又は短、裕防止の
抵抗Ｒを電源ライン＋ｌ＋とオプション回路（５）の間
に設置するか、ＧＮＤライン（２）とオプション回路＋
５１の間に設置するかで第１図１ａｌ （ｂｌ ＋ｏｌ
ｆｉｌの４種類に分けられる。
図１ａｌ、Ｉｂｌ、（０１、＋＋１１は、半導体集積回
路装置内部に組込むオプション回路に接続部を付児する
４つの例？示しており、１１１は電源ライン、（２１は
ＧＮＤライン、（３１はオプション回路を選択する接続
部、（４１は接続部（３）を第１図１ａｌのように構成
するスルーホール、（６）は選択されるオプション回路
である。接続部（３１ヲオプション回路ｊ６１と直列に
するか並列にするかで第１図（ａ目０）と（ｂｌ １（
１１に分けられ、さらに接続部（３）又は短、裕防止の
抵抗Ｒを電源ライン＋ｌ＋とオプション回路（５）の間
に設置するか、ＧＮＤライン（２）とオプション回路＋
５１の間に設置するかで第１図１ａｌ （ｂｌ ＋ｏｌ
ｆｉｌの４種類に分けられる。
以下、それぞれｔａＣタイプｂタイプ、Ｃタイプ、ｄタ
イプと記す。第１図１ａｌは接続部（３）を付加したオ
プション回路（６）を組込んだセル０１〜Ｃ４により構
成された半導体集積回路装置の例である。図中、（５ａ
）〜（５ｈ）は選択されるオプション回路、１Ｂ）はオ
プション回路（５ａ）と（５ｂ）の出力またはオプショ
ン回路（５ｅ）と（５ｆ）の出力をまとめるＯＲゲート
、＋７１はオプション回路（５Ｃ）ト（５ｄ）の出力舊
之はオプション回路（５２）と（５ｈ）の出力をまとめ
るＡＮＤゲートである。第１図１ａｌは接続部＋３１の
断面回であり、（３ａ）はアルミ配線である。
イプと記す。第１図１ａｌは接続部（３）を付加したオ
プション回路（６）を組込んだセル０１〜Ｃ４により構
成された半導体集積回路装置の例である。図中、（５ａ
）〜（５ｈ）は選択されるオプション回路、１Ｂ）はオ
プション回路（５ａ）と（５ｂ）の出力またはオプショ
ン回路（５ｅ）と（５ｆ）の出力をまとめるＯＲゲート
、＋７１はオプション回路（５Ｃ）ト（５ｄ）の出力舊
之はオプション回路（５２）と（５ｈ）の出力をまとめ
るＡＮＤゲートである。第１図１ａｌは接続部＋３１の
断面回であり、（３ａ）はアルミ配線である。
第１図１ａｌ ：で示したＣタイプのオプション回路：
６）は、オプション回路選択のための接低部（３）が接
続されたときに選択される。接続部（３）が接続されず
非選択のときＫは、寛じスライン１１）に後続されてい
ないので常にローレベルの信号を出力する。第１図１ａ
ｌ Ｋ示したｂタイプのオプション回路は、４妾続部（
３１が接続されたときに非選択となり常にローレベルの
信号？出力する。接続部＋３１を接続しなければ選択さ
れる。第１図（０）に示したＣタイプのオプション回ｉ
ｉ、ａタイプと同様で接続部１３１を接αしたときに選
択される。
６）は、オプション回路選択のための接低部（３）が接
続されたときに選択される。接続部（３）が接続されず
非選択のときＫは、寛じスライン１１）に後続されてい
ないので常にローレベルの信号を出力する。第１図１ａ
ｌ Ｋ示したｂタイプのオプション回路は、４妾続部（
３１が接続されたときに非選択となり常にローレベルの
信号？出力する。接続部＋３１を接続しなければ選択さ
れる。第１図（０）に示したＣタイプのオプション回ｉ
ｉ、ａタイプと同様で接続部１３１を接αしたときに選
択される。
接続部：３）？接続しなければ、ＧＮＤライン（２）と
接続されていないので常にハイレベルの信号を出力する
。
接続されていないので常にハイレベルの信号を出力する
。
第１図（ｄｌに示したｄタイプのオプション回ｍ＋５１
は、接続部（３１を接続したとき非７４択で常に〕・イ
レベルの信号を出す。接続部（３）を接侵しなければ選
択される。第１図（ｅｌのように、タイプミルタイプｄ
のオプション回路（５ａ）〜（５ｈ）、および、ＯＲゲ
ート（６）、ＡＮＤゲート（）ｌｆｒ：設置した半導体
集積回路装置ておいて、オプション回路（５ａ）とオプ
ション回路（５１））のうち、オプション回路（５ａ）
のみ全選択したい場合、オプション回路（５ａ）の接続
部）３）を接続すればよい。非選択のオプション回１％
（５ｔｌ）ｆ’ｆ常にローレベルの信号を出力してい
るので、オプション回ＩＶ （５ａ）の出力信号とオプ
ション回路（５ｂ）の出力信号をＯＲゲートｔ６１に通
せば、選択されたオプション回路（５ａ）の出力信号が
ＯＲゲート（６）より出力される。
は、接続部（３１を接続したとき非７４択で常に〕・イ
レベルの信号を出す。接続部（３）を接侵しなければ選
択される。第１図（ｅｌのように、タイプミルタイプｄ
のオプション回路（５ａ）〜（５ｈ）、および、ＯＲゲ
ート（６）、ＡＮＤゲート（）ｌｆｒ：設置した半導体
集積回路装置ておいて、オプション回路（５ａ）とオプ
ション回路（５１））のうち、オプション回路（５ａ）
のみ全選択したい場合、オプション回路（５ａ）の接続
部）３）を接続すればよい。非選択のオプション回１％
（５ｔｌ）ｆ’ｆ常にローレベルの信号を出力してい
るので、オプション回ＩＶ （５ａ）の出力信号とオプ
ション回路（５ｂ）の出力信号をＯＲゲートｔ６１に通
せば、選択されたオプション回路（５ａ）の出力信号が
ＯＲゲート（６）より出力される。
オプション回！ （５ｃ）とオプション回路（５ｄ）の
選択においても、オプション回路（ｓａ）ｋ選択しなけ
ればオプション回路（５ｄ）の接続部］３１を接続する
。ただし、オプション回路（５Ｃ）とオプション回路（
５ｄ）は接、峡部（３）の付刃の仕方がＣタイプであり
、非選択のオプション回ｆ９ｃ５ｃ）は常にハイレベル
の信号を出力しているので、オプション回路（５Ｃ）と
オプション回路（５ｄ）の出力信号？ＡＮＤゲート＋７
１Ｆ（：通せば、選択されたオプション回路（５ｄ）の
出力信号がＡＮＤゲート（７）より出力される。オプシ
ョン回路（５ｅ）とオプション回路（５ｆ）の選択、お
よびオプション回路（５２）とオプション回路（５ｈ）
の選択は、非選択としたい方のオプション回路の接続部
（３）を接続する。また、非選択とした方のオプション
回路が常にローレベルの信号を出力しているか、ハイレ
ベルの信号を出力するかによって、ＯＲゲート（６）で
信号をまとめるかＡＮＤゲート（７）で信号を１とめる
かを決定する。
選択においても、オプション回路（ｓａ）ｋ選択しなけ
ればオプション回路（５ｄ）の接続部］３１を接続する
。ただし、オプション回路（５Ｃ）とオプション回路（
５ｄ）は接、峡部（３）の付刃の仕方がＣタイプであり
、非選択のオプション回ｆ９ｃ５ｃ）は常にハイレベル
の信号を出力しているので、オプション回路（５Ｃ）と
オプション回路（５ｄ）の出力信号？ＡＮＤゲート＋７
１Ｆ（：通せば、選択されたオプション回路（５ｄ）の
出力信号がＡＮＤゲート（７）より出力される。オプシ
ョン回路（５ｅ）とオプション回路（５ｆ）の選択、お
よびオプション回路（５２）とオプション回路（５ｈ）
の選択は、非選択としたい方のオプション回路の接続部
（３）を接続する。また、非選択とした方のオプション
回路が常にローレベルの信号を出力しているか、ハイレ
ベルの信号を出力するかによって、ＯＲゲート（６）で
信号をまとめるかＡＮＤゲート（７）で信号を１とめる
かを決定する。
第１図（ｅ＋に示したようなオプション回路−６）を内
蔵した状態の半導体集積回路装置？＠産しておき、ユー
ザーからの注文があれば、その希望に合うように接続部
（３）を接続する。接続部・３）はスルーホール（４１
によシ、特定の配線層に導いであるので、特定の配４ｉ
ｐ、層のためのマスク１枚で半導体集積回路装置の機能
を選択できる。
蔵した状態の半導体集積回路装置？＠産しておき、ユー
ザーからの注文があれば、その希望に合うように接続部
（３）を接続する。接続部・３）はスルーホール（４１
によシ、特定の配線層に導いであるので、特定の配４ｉ
ｐ、層のためのマスク１枚で半導体集積回路装置の機能
を選択できる。
上記実施例では、接続部１３１をスルーホール（４１で
構成し特定の配線層を使って接続部（３１を接続したが
、第２図のように接続部（３）のアルミ配線（３ａ）ｆ
ｔボンディングパッド（８）？用いて接続してもよい。
構成し特定の配線層を使って接続部（３１を接続したが
、第２図のように接続部（３）のアルミ配線（３ａ）ｆ
ｔボンディングパッド（８）？用いて接続してもよい。
この場合、マスク工程に共通で機能選択はアセンブリ工
程でできるので量産効果がより高くなる。
程でできるので量産効果がより高くなる。
また、上記実施例ではセルＣ１−０４内のオプション回
路＋５１の選択を２者択一としたが、オプション回路（
６）の数及びＯＲゲート；６）やＡＮＤゲー トｔｅｌ
の入力数を増やせば、オプション回路（６）の選択の幅
を広げることができる。
路＋５１の選択を２者択一としたが、オプション回路（
６）の数及びＯＲゲート；６）やＡＮＤゲー トｔｅｌ
の入力数を増やせば、オプション回路（６）の選択の幅
を広げることができる。
以上のように、この発明によればオプション回路選択の
ための接続ｄもを持った複数個のオプション回路で半導
体集積回路装置を構成したので、オプション回路選択の
ための接続部を接続するだけで半導体集積回路装置の（
・幾能１だ択かでき、半導体集積回路装置の設計、製造
が唖開、小コストでできるという効果がある。
ための接続ｄもを持った複数個のオプション回路で半導
体集積回路装置を構成したので、オプション回路選択の
ための接続部を接続するだけで半導体集積回路装置の（
・幾能１だ択かでき、半導体集積回路装置の設計、製造
が唖開、小コストでできるという効果がある。
第１図はこの発明の一実施例による半導体集積回路装置
の構成図、第２図はこの発明の池の実施例を示す接続部
の断面図、第３図は従来のゲートアレイの製造手頃を示
す概略図である。 （１）は電源ライン、１２）はＧ Ｎ Ｄライン、１３
）は接続部、（４）はスルーホール、ｊ５１および（５
ａ） 〜（５ｈ）はオプション回路、（６）ばＯＲゲー
ト、Ｉ７）はＡＮＤゲート、ｆｉ＋はボンディングバン
ド、（９）はＩｊ、！ＯＳトランジスタ、（ｌＯ）はゲ
ートアレイ、（ｌｌａ） ｊｉマスクを示す。なお、図
中、同一符号だ：同一、又ζ相当部分？示す。
の構成図、第２図はこの発明の池の実施例を示す接続部
の断面図、第３図は従来のゲートアレイの製造手頃を示
す概略図である。 （１）は電源ライン、１２）はＧ Ｎ Ｄライン、１３
）は接続部、（４）はスルーホール、ｊ５１および（５
ａ） 〜（５ｈ）はオプション回路、（６）ばＯＲゲー
ト、Ｉ７）はＡＮＤゲート、ｆｉ＋はボンディングバン
ド、（９）はＩｊ、！ＯＳトランジスタ、（ｌＯ）はゲ
ートアレイ、（ｌｌａ） ｊｉマスクを示す。なお、図
中、同一符号だ：同一、又ζ相当部分？示す。
Claims (4)
- （１）半導体集積回路装置内部に、各々所定の機能を持
つた回路（以下、オプション回路と記す）を複数個構成
し、そのオプション回路の電源部又は、ＧＮＤ部にオプ
ション回路選択のための接続部を付加したことを特徴と
する半導体集積回路装置。 - （２）上記接続部を接続するかしないかにより、任意の
オプション回路を選択することを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。 - （３）上記接続部をスルーホールで特定の配線層に導き
、その配線層の変更だけで任意のオプション回路を選択
することを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。 - （４）上記接続部をボンディングパッドで接続すること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21671186A JPS6370440A (ja) | 1986-09-11 | 1986-09-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21671186A JPS6370440A (ja) | 1986-09-11 | 1986-09-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6370440A true JPS6370440A (ja) | 1988-03-30 |
Family
ID=16692722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21671186A Pending JPS6370440A (ja) | 1986-09-11 | 1986-09-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246364A (ja) * | 1989-03-20 | 1990-10-02 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-09-11 JP JP21671186A patent/JPS6370440A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246364A (ja) * | 1989-03-20 | 1990-10-02 | Toshiba Corp | 半導体装置の製造方法 |
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