JPS6370615A - 差動型ダイナミツク分周器 - Google Patents
差動型ダイナミツク分周器Info
- Publication number
- JPS6370615A JPS6370615A JP61215084A JP21508486A JPS6370615A JP S6370615 A JPS6370615 A JP S6370615A JP 61215084 A JP61215084 A JP 61215084A JP 21508486 A JP21508486 A JP 21508486A JP S6370615 A JPS6370615 A JP S6370615A
- Authority
- JP
- Japan
- Prior art keywords
- output
- buffer
- switch
- differential amplifier
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術 （第３図、第４図）
発明が解決しようとする問題点
問題点を解決するための手段 （第１図）作用
実施例 （第２図）
発明の効果
〔）概要〕
ダイナミック分周器のインバータ部分を差動増幅器とし
、２つの出力をそれぞれバッファ、スイッチを介して帰
還する２重ループ構成とし、電源マージン、動作マージ
ンが狭いという問題点を解決して安定動作が得られるよ
うにしたものである。
、２つの出力をそれぞれバッファ、スイッチを介して帰
還する２重ループ構成とし、電源マージン、動作マージ
ンが狭いという問題点を解決して安定動作が得られるよ
うにしたものである。
本発明はダイナミック分周器に係り、特にマイクロ波帯
で動作するダイナミック分周器に関する。
で動作するダイナミック分周器に関する。
マイクロ波領域の高速分周器の分野において、従来のフ
リップ・フロップを使用したスタテック型の分周器に比
較して論理ゲートの通過段数が１段ですむダイナミック
型の分周器が提案されている。（マーク・ロッチ他Ｉ
Ｅ Ｅ Ｅ Ｊｏｕｒｎａｌ ｏｆ Ｓ。
リップ・フロップを使用したスタテック型の分周器に比
較して論理ゲートの通過段数が１段ですむダイナミック
型の分周器が提案されている。（マーク・ロッチ他Ｉ
Ｅ Ｅ Ｅ Ｊｏｕｒｎａｌ ｏｆ Ｓ。
ｌｉｄ −５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ ＳＣ−１８
＠、３号３６９〜３７６頁ｒＧａＡｓ Ｄｉｇｉｔａｌ
Ｄｙｎａｍｉｃ ＩＣ’ ｓ ｆｏｒ Ａｐｐｌｉｃ
ａｔｉｏｎ ｕｐ ｔｏ ｌ０ＧＨ２）、（志垣他電子
通信学会６１年度総合全国大会 ８１３番３−２５０頁
“６ＧＨ２ＧａＡｓ ダイナミック・スタテック１／
４分周器”） このダイナミック分周器の基本回路は、第３図（ａｌに
示す如く、スイッチＳＷＩ、ＳＷ２、インバータＩＮＶ
、バッファＢＦで構成され、スイッチＳ Ｗ ＋とＳＷ
２は逆相でオン・オフ制御される。
＠、３号３６９〜３７６頁ｒＧａＡｓ Ｄｉｇｉｔａｌ
Ｄｙｎａｍｉｃ ＩＣ’ ｓ ｆｏｒ Ａｐｐｌｉｃ
ａｔｉｏｎ ｕｐ ｔｏ ｌ０ＧＨ２）、（志垣他電子
通信学会６１年度総合全国大会 ８１３番３−２５０頁
“６ＧＨ２ＧａＡｓ ダイナミック・スタテック１／
４分周器”） このダイナミック分周器の基本回路は、第３図（ａｌに
示す如く、スイッチＳＷＩ、ＳＷ２、インバータＩＮＶ
、バッファＢＦで構成され、スイッチＳ Ｗ ＋とＳＷ
２は逆相でオン・オフ制御される。
この第３図（ａｌのダイナミック分周器は次のように動
作する。
作する。
■ すなわち第３図（ｂ）に示す如く、スイッチＳＷｌ
、ＳＷ２に逆相のクロックＣ，υを入加して、オン・オ
フ（Ｈ状態のときがオンとする）動作させる。このとき
、スイッチＳ Ｗ ＋に１ルベル信号を入力すれば、こ
の信号はスイッチＳ Ｗ ＋のオンにより時刻Ｔｏでバ
ッファＢＦの出力までＨとなるが、スイッチＳＷ２がオ
フのためインバータＩＮＶには印加されない。したがっ
て時刻ＴｏでスイッチＳ Ｗ ＋がオンのとき出力はＨ
レベルとなる。
、ＳＷ２に逆相のクロックＣ，υを入加して、オン・オ
フ（Ｈ状態のときがオンとする）動作させる。このとき
、スイッチＳ Ｗ ＋に１ルベル信号を入力すれば、こ
の信号はスイッチＳ Ｗ ＋のオンにより時刻Ｔｏでバ
ッファＢＦの出力までＨとなるが、スイッチＳＷ２がオ
フのためインバータＩＮＶには印加されない。したがっ
て時刻ＴｏでスイッチＳ Ｗ ＋がオンのとき出力はＨ
レベルとなる。
■ 時刻Ｔ＋でスイッチＳＷ２がオンとなりＳＷｌがオ
フになると、このＳＷ２を介してバッファＢＦの出力Ｈ
がインバータＩＮＶに印加され、インバータＩＮＶから
Ｌレベルが出力されるが、このときスイッチＳ Ｗ ＋
はオフのため、出力はハ゛ソファＢＦのそれまでの入力
Ｈレベルが出力される。
フになると、このＳＷ２を介してバッファＢＦの出力Ｈ
がインバータＩＮＶに印加され、インバータＩＮＶから
Ｌレベルが出力されるが、このときスイッチＳ Ｗ ＋
はオフのため、出力はハ゛ソファＢＦのそれまでの入力
Ｈレベルが出力される。
■ 時刻Ｔ２でスイッチＳ Ｗ ＋がオン、Ｓ Ｗ ２
がオフになれば、今度はインバータＩＮＶのＬレベル出
力がバッファＢＦに入力され、出力はＬレベルになる。
がオフになれば、今度はインバータＩＮＶのＬレベル出
力がバッファＢＦに入力され、出力はＬレベルになる。
このときスイッチＳＷ２はオフのためバッファＢＦのＬ
レベル出力はインパ’−夕Ｉ Ｎ■に印加されない。
レベル出力はインパ’−夕Ｉ Ｎ■に印加されない。
■ 時刻Ｔ３でスイッチＳＷ２がオン、Ｓ Ｗ １がオ
フになれば、ＳＷ２を介してバッファＢＦの出力りがイ
ンバータＩＮＶに印加され、インバータＩＮＶからＨレ
ベルが出力されるが、このときスイッチＳ Ｗ ＋はオ
フのため出力はバッファＢＦのそれまでの入力Ｌレベル
となる。
フになれば、ＳＷ２を介してバッファＢＦの出力りがイ
ンバータＩＮＶに印加され、インバータＩＮＶからＨレ
ベルが出力されるが、このときスイッチＳ Ｗ ＋はオ
フのため出力はバッファＢＦのそれまでの入力Ｌレベル
となる。
■ 時刻Ｔ４でスイッチＳ Ｗ ＋がオン、Ｓ Ｗ ２
がオフになると、インバータＩＮＶのＨレベル出力がバ
ッファＢＦに入力され、出力はＨレベルになる。このと
きスイッチＳＷ２はオフのためバッファＢＦのＨレベル
出力はインバータＩＮＶに印加されることはない。
がオフになると、インバータＩＮＶのＨレベル出力がバ
ッファＢＦに入力され、出力はＨレベルになる。このと
きスイッチＳＷ２はオフのためバッファＢＦのＨレベル
出力はインバータＩＮＶに印加されることはない。
このようにして、分周器の出力は、第３図中）に示す如
（、スイッチＳＷＩ、ＳＷ２の制御クロックの１／２の
周波数の分周出力を得る。
（、スイッチＳＷＩ、ＳＷ２の制御クロックの１／２の
周波数の分周出力を得る。
ところで、この第３図（ａ）に示すダイナミック分周器
は、具体的には第４図に示す如く構成されている。
は、具体的には第４図に示す如く構成されている。
この第４図の回路において、第３図（ＩＩ）のインバー
タＩＮＶ、バッファＢＦ、スイッチＳＷ１、ＳＷ２に対
応するところは同符号を付して示していルカ、その他に
出カバソファと、レベルシフト回路が設けられている。
タＩＮＶ、バッファＢＦ、スイッチＳＷ１、ＳＷ２に対
応するところは同符号を付して示していルカ、その他に
出カバソファと、レベルシフト回路が設けられている。
第４図の回路は、インバータＩＮＶを使用していること
、ＤＣですべての回路が直結されていること、等のため
に、インバータＩＮＶ出力からＦＥＴのスイッチＳＷ＋
、バッファＢＦ、、ＦＥＴのスイッチＳ Ｗ ２を経由
して再びインバータＩＮＶにもどってくるとき、ＤＣレ
ベルがインバータがうまく動作するようにレベルシフト
量を合わせる必要がありレベルシフト回路が使用される
。
、ＤＣですべての回路が直結されていること、等のため
に、インバータＩＮＶ出力からＦＥＴのスイッチＳＷ＋
、バッファＢＦ、、ＦＥＴのスイッチＳ Ｗ ２を経由
して再びインバータＩＮＶにもどってくるとき、ＤＣレ
ベルがインバータがうまく動作するようにレベルシフト
量を合わせる必要がありレベルシフト回路が使用される
。
ところで、第４図の回路では、インバータＩＮ■を使用
し、そのＦＥＴのソースはアースに固定されＣいるため
、ゲート入力ＤＣレベルはそれに対し高精度にＤＣレベ
ルが制御されなければならない。したがって外部より与
える電源および入力のオフセソ１−に対し、この回路は
非常に敏感で、これらの変動に弱かった。例えば入力オ
フ七ノＩ−を変えると動作周波数が変り、また入力バワ
−が増大すると動作点が変動し分周しなくなる等の現象
が起るという問題があった。
し、そのＦＥＴのソースはアースに固定されＣいるため
、ゲート入力ＤＣレベルはそれに対し高精度にＤＣレベ
ルが制御されなければならない。したがって外部より与
える電源および入力のオフセソ１−に対し、この回路は
非常に敏感で、これらの変動に弱かった。例えば入力オ
フ七ノＩ−を変えると動作周波数が変り、また入力バワ
−が増大すると動作点が変動し分周しなくなる等の現象
が起るという問題があった。
本発明の目的は、このような問題の生じない、安定に動
作するダイナミック分周器を提供することである。
作するダイナミック分周器を提供することである。
前記目的を達成するため２４本発明では、第１図に示す
如く１、差動増幅器１をインバータ部分として使用し、
スイッチＳＷ＋、へソファ３、スイッチＳＷ２、差動増
幅器ｊの分周ループと、スイッチＳＷ＋’、バッファ２
、スイッチＳＷ２’、差動増幅器１０分周ループの２重
構成とする。
如く１、差動増幅器１をインバータ部分として使用し、
スイッチＳＷ＋、へソファ３、スイッチＳＷ２、差動増
幅器ｊの分周ループと、スイッチＳＷ＋’、バッファ２
、スイッチＳＷ２’、差動増幅器１０分周ループの２重
構成とする。
これによりスイッチＳＷｔ 、ＳＷ＋ ’に周波数ｒの
入力信号Ｃを印加し、スイッチＳ Ｗ ２、ＳＷ２′に
同じく入力信号Ｃを印加すれば、それぞれ出力端子Ｑ、
Ｑより（ｆ／２）の分周出力を得る。
入力信号Ｃを印加し、スイッチＳ Ｗ ２、ＳＷ２′に
同じく入力信号Ｃを印加すれば、それぞれ出力端子Ｑ、
Ｑより（ｆ／２）の分周出力を得る。
そして差動増幅器１の出力端から出た信号がライン１２
、／２’を経由してラインβ１、ｆｆ＋ ’により入力
端ムこもどろとき、多少ＤＣレベルが変動しても、差！
！Ｊ］増幅器１では正逆信号のＴ）Ｃレベルは、同様に
相対的に変動している。差動増幅器は電源電圧の状態よ
りも基準電圧に対し入力電圧が上か下かということで動
作するので、電源電圧が変動しても正確に動作する。
、／２’を経由してラインβ１、ｆｆ＋ ’により入力
端ムこもどろとき、多少ＤＣレベルが変動しても、差！
！Ｊ］増幅器１では正逆信号のＴ）Ｃレベルは、同様に
相対的に変動している。差動増幅器は電源電圧の状態よ
りも基準電圧に対し入力電圧が上か下かということで動
作するので、電源電圧が変動しても正確に動作する。
本発明の−・実施例を第２図により説明する。
第２図においζ、第１図と同一符号部分は同一部分を示
す。
す。
差動増幅器ｌには、レベルシフト回路４．５が設けられ
ている。差動増幅器１のＦＥＴ３は定電流回路とし゛ζ
作用し、ＦＥＴＩの出力がレベルシフト回路４に入力し
、そのレベルシフト用ダイオードの出力が第２図におけ
るインバート端子出力となる。そしてこのレベルシフト
回路４の出力がライン７！２を経由してスイッチＳ Ｗ
＋に伝達され、スイッチＳ Ｗ １の出力がバッファ
３に入力される。
ている。差動増幅器１のＦＥＴ３は定電流回路とし゛ζ
作用し、ＦＥＴＩの出力がレベルシフト回路４に入力し
、そのレベルシフト用ダイオードの出力が第２図におけ
るインバート端子出力となる。そしてこのレベルシフト
回路４の出力がライン７！２を経由してスイッチＳ Ｗ
＋に伝達され、スイッチＳ Ｗ １の出力がバッファ
３に入力される。
そし′ζこのバッファ３の出力はスイッチＳ Ｗ ２を
経由して差動増幅器１のＦＥＴＩに戻される。
経由して差動増幅器１のＦＥＴＩに戻される。
差動増幅器１のＦ Ｅ Ｔ ２の出力は、レベルシフト
回路５に入力し、レベルシフト用ダイオードの出力がラ
インＡ１２’を経由してスイッチＳＷＩ ’に伝達され
、スイッチＳＷＩの出力がバッファ２に入力される。そ
してこのバッファ２の出力はスイッチＳＷ２ ’を経由
して差動増幅器１のＦＥＴ２に戻される。
回路５に入力し、レベルシフト用ダイオードの出力がラ
インＡ１２’を経由してスイッチＳＷＩ ’に伝達され
、スイッチＳＷＩの出力がバッファ２に入力される。そ
してこのバッファ２の出力はスイッチＳＷ２ ’を経由
して差動増幅器１のＦＥＴ２に戻される。
そしてスイッチＳＷ＋ 、ＳＷ＋ ’に周波数ｆの信号
Ｃを印加し、スイッチＳ Ｗ ２、ＳＷ２’に信号Ｃを
印加すれば、出力端子Ｑ、Ｑよりｆ／２の周波数の、互
に逆相の出力を得る。
Ｃを印加し、スイッチＳ Ｗ ２、ＳＷ２’に信号Ｃを
印加すれば、出力端子Ｑ、Ｑよりｆ／２の周波数の、互
に逆相の出力を得る。
なお前記説明はＧａＡｓ基板を使用した例について説明
したが、勿論本発明はこれのみに限定されるものではな
く、他の基板、例えばＳｔを使用してもよい。
したが、勿論本発明はこれのみに限定されるものではな
く、他の基板、例えばＳｔを使用してもよい。
本発明の回路を利用するとＡｕ／ＷＳ＋セルフアライメ
ント・ゲート・プロセスを用いたＩＣ（ゲート長１μｍ
）のシミュレーションでは、８ＧｌｌＺの分周ができる
ことがわかった。
ント・ゲート・プロセスを用いたＩＣ（ゲート長１μｍ
）のシミュレーションでは、８ＧｌｌＺの分周ができる
ことがわかった。
本発明によれば、インバータ回路に代り差動増幅器を使
用したので、電源変動に強い、広帯域に分周できるダイ
ナミック分周器を得ることができる。
用したので、電源変動に強い、広帯域に分周できるダイ
ナミック分周器を得ることができる。
第１図は本発明の原理図、
第２図は本発明の一実施例、
第３図はダイナミック分周器の説明図、第４図は従来の
ダイナミック分周器を示す。 １−差動増幅器 ２．３−バッファ ４．５．−レベルシフト回路
ダイナミック分周器を示す。 １−差動増幅器 ２．３−バッファ ４．５．−レベルシフト回路
Claims (1)
- 【特許請求の範囲】 複数のスイッチング素子を互に逆相にオン・オフ制御し
、バッファ部分より出力を得る差動型ダイナミック分周
器において、 差動増幅器（１）と、 前記差動増幅器（１）の逆相出力部分にスイッチング部
（ＳＷ＿１′）を経由して第１バッファ（２）を接続し
、 前記差動増幅器（１）の同相出力部分にスイッチング部
（ＳＷ＿１）を経由して第２バッファ（３）を接続し、 前記第１バッファ（２）の出力側をスイッチング部（Ｓ
Ｗ＿２）を経由して前記差動増幅器（１）の正側の入力
端に接続し、 前記第２バッファ（３）の出力側をスイッチング部（Ｓ
Ｗ＿２′）を経由して前記差動増幅器（１）の負側の入
力端に接続したことを特徴とする差動型ダイナミック分
周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215084A JPS6370615A (ja) | 1986-09-12 | 1986-09-12 | 差動型ダイナミツク分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215084A JPS6370615A (ja) | 1986-09-12 | 1986-09-12 | 差動型ダイナミツク分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6370615A true JPS6370615A (ja) | 1988-03-30 |
| JPH0434326B2 JPH0434326B2 (ja) | 1992-06-05 |
Family
ID=16666484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215084A Granted JPS6370615A (ja) | 1986-09-12 | 1986-09-12 | 差動型ダイナミツク分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370615A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411416A (en) * | 1987-07-03 | 1989-01-17 | Nippon Telegraph & Telephone | Frequency divider circuit |
| JPH0295014A (ja) * | 1988-09-30 | 1990-04-05 | Nec Corp | 分周回路 |
| US7595668B2 (en) * | 2006-03-28 | 2009-09-29 | Fujitsu Limited | High speed dynamic frequency divider |
-
1986
- 1986-09-12 JP JP61215084A patent/JPS6370615A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411416A (en) * | 1987-07-03 | 1989-01-17 | Nippon Telegraph & Telephone | Frequency divider circuit |
| JPH0295014A (ja) * | 1988-09-30 | 1990-04-05 | Nec Corp | 分周回路 |
| US7595668B2 (en) * | 2006-03-28 | 2009-09-29 | Fujitsu Limited | High speed dynamic frequency divider |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434326B2 (ja) | 1992-06-05 |
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