JPH0295014A - 分周回路 - Google Patents
分周回路Info
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- JPH0295014A JPH0295014A JP24791688A JP24791688A JPH0295014A JP H0295014 A JPH0295014 A JP H0295014A JP 24791688 A JP24791688 A JP 24791688A JP 24791688 A JP24791688 A JP 24791688A JP H0295014 A JPH0295014 A JP H0295014A
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- JP
- Japan
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- circuit
- source follower
- inverter
- type buffer
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims 1
- 230000005669 field effect Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
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- Logic Circuits (AREA)
- Amplifiers (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＧａＡｓショットキー障壁型ＦＥＴを基本素
子とする集積回路により構成された分周回路に関する。
子とする集積回路により構成された分周回路に関する。
［従来の技術］
高速処理が必要な用途に使用されるＧａＡｓＩＣの分周
回路として、従来から第３図に示すものが知られている
。この回路は、能動負荷１２をドレインに接続しソース
を接地してなるインバータ回路と、このインバータ回路
の出力を増幅する第１のソースフォロワ型バッファ３と
、入力端子１０に入力される第１の入力信号によって前
記第１のソースフォロワ型バッファ３の出力をスイッチ
ングする第１のスイッチＦＥＴ４と、この第１のスイッ
チＦＥＴ４の出力を増幅する第２のソースフォロワ型バ
ッファ５と、入力端子１１に入力される第２の入力信号
によって前記第２のソースフォロワ型バッファ５の出力
をスイッチングする第２のスイッチＦＥＴ６とから構成
され、上記第２のスイッチＦＥＴ６のソースが前記イン
バータ用ＦＥＴ２のゲートに接続されたものとなってい
る。
回路として、従来から第３図に示すものが知られている
。この回路は、能動負荷１２をドレインに接続しソース
を接地してなるインバータ回路と、このインバータ回路
の出力を増幅する第１のソースフォロワ型バッファ３と
、入力端子１０に入力される第１の入力信号によって前
記第１のソースフォロワ型バッファ３の出力をスイッチ
ングする第１のスイッチＦＥＴ４と、この第１のスイッ
チＦＥＴ４の出力を増幅する第２のソースフォロワ型バ
ッファ５と、入力端子１１に入力される第２の入力信号
によって前記第２のソースフォロワ型バッファ５の出力
をスイッチングする第２のスイッチＦＥＴ６とから構成
され、上記第２のスイッチＦＥＴ６のソースが前記イン
バータ用ＦＥＴ２のゲートに接続されたものとなってい
る。
なお、図中８，９は上記各ＰＥＴに供給される電源電圧
である。
である。
以上のように構成された分周回路では、入力端子１０．
１１に入力される位相かずれた入力信号でスイッチＦＥ
Ｔ４，６は順次スイッチ動作をし、各ソースフォロワ型
バッファ４，６の出力をシフトさせながら、その出力を
インバータ回路に帰還させて分周動作が行われる。
１１に入力される位相かずれた入力信号でスイッチＦＥ
Ｔ４，６は順次スイッチ動作をし、各ソースフォロワ型
バッファ４，６の出力をシフトさせながら、その出力を
インバータ回路に帰還させて分周動作が行われる。
［発明が解決しようとする課題］
しかしながら、上述した従来のＧａＡｓＩＣによる分周
回路では、スイッチＦＥＴ６の出力インピーダンスか、
インバータ用ＦＥＴ２の入力インピーダンスに比して高
いなめ、特に高周波領域では、インバータ用ＦＥＴ２の
ゲート入力振幅が十分にとれず、最高動作周波数が低下
するという欠点がある。
回路では、スイッチＦＥＴ６の出力インピーダンスか、
インバータ用ＦＥＴ２の入力インピーダンスに比して高
いなめ、特に高周波領域では、インバータ用ＦＥＴ２の
ゲート入力振幅が十分にとれず、最高動作周波数が低下
するという欠点がある。
本発明はかかる問題点に鑑みてなされたものであって、
最高動作周波数を大幅に向上させることができるＧａＡ
ｓＩＣ分周回路を提供することを目的とする。
最高動作周波数を大幅に向上させることができるＧａＡ
ｓＩＣ分周回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係るＧａＡｓＩＣ分周回路は、インバータ回路
と、このインバータ回路の出方を増幅する第１のソース
フォロワ型バッファ回路と、この第１のソースフォロワ
型バッファ回路の出方を第１の入力信号によってスイッ
チングする第１のスイッチトランジスタと、この第１の
スイッチ１〜ランジスタの出力を増幅する第２のソース
フォロワ型バッファ回路と、この第２のソースフォロワ
型バッファ回路の出力を第２の入力信号によってスイッ
チングする第２のスイッチ１ランジスタト、この第２の
スイッチトランジスタの出方を増幅しその出力を前記イ
ンバータ回路に供給する第３のソースフォロワ型バッフ
ァ回路とを具備している。
と、このインバータ回路の出方を増幅する第１のソース
フォロワ型バッファ回路と、この第１のソースフォロワ
型バッファ回路の出方を第１の入力信号によってスイッ
チングする第１のスイッチトランジスタと、この第１の
スイッチ１〜ランジスタの出力を増幅する第２のソース
フォロワ型バッファ回路と、この第２のソースフォロワ
型バッファ回路の出力を第２の入力信号によってスイッ
チングする第２のスイッチ１ランジスタト、この第２の
スイッチトランジスタの出方を増幅しその出力を前記イ
ンバータ回路に供給する第３のソースフォロワ型バッフ
ァ回路とを具備している。
「作用］
本発明によれば、第２のスイッチトランジスタのソース
を、インパーク回路に直接接続せずに、第３のソースフ
ォロワ型バッファ回路を介して、インバータに接続して
いるので、上記バッファ回路によってインピーダンス変
換がなされ、高周波領域においてもインバータを構成す
るＦＥＴのゲートに十分大きな入力振幅を供給すること
ができる。この結果、最高動作周波数を大幅に高めるこ
とができる。
を、インパーク回路に直接接続せずに、第３のソースフ
ォロワ型バッファ回路を介して、インバータに接続して
いるので、上記バッファ回路によってインピーダンス変
換がなされ、高周波領域においてもインバータを構成す
るＦＥＴのゲートに十分大きな入力振幅を供給すること
ができる。この結果、最高動作周波数を大幅に高めるこ
とができる。
「実施例コ
次に本発明の実施例について添付の図面を参照して説明
する。
する。
第１図は本発明の第１の実施例に係る分周回路を示す回
路図である。
路図である。
負荷抵抗１と、この負荷抵抗１がドレインに接続されソ
ースが接地されたインバータ用ＦＥＴ２とでインバータ
回路が構成されている。このインバータ回路の出力は、
第１のソースフォロワ型バッファ３を介して第１のスイ
ッチＦＥＴ４のトレインに接続されている。この第１の
スイッチＦＥＴ４は、ゲートが入力端子１０に接続され
、ソースが第２のソースフォロワ型バッファ５を介して
第２のスイッチＦＥＴ６のドレインに接続されている。
ースが接地されたインバータ用ＦＥＴ２とでインバータ
回路が構成されている。このインバータ回路の出力は、
第１のソースフォロワ型バッファ３を介して第１のスイ
ッチＦＥＴ４のトレインに接続されている。この第１の
スイッチＦＥＴ４は、ゲートが入力端子１０に接続され
、ソースが第２のソースフォロワ型バッファ５を介して
第２のスイッチＦＥＴ６のドレインに接続されている。
この第２のスイッチＦＥＴ６は、ゲートが第２の入力端
子１１に接続されている。そして、この回路では、第２
のスイッチＦＥＴ６のソースが、新たに設けた第３のソ
ースフォロワ型バッファ７を介してインバータ用ＦＥＴ
２のゲートに接続されたものとなっている。なお、図中
８．９は上記各ＦＥＴに供給される電源電圧である。
子１１に接続されている。そして、この回路では、第２
のスイッチＦＥＴ６のソースが、新たに設けた第３のソ
ースフォロワ型バッファ７を介してインバータ用ＦＥＴ
２のゲートに接続されたものとなっている。なお、図中
８．９は上記各ＦＥＴに供給される電源電圧である。
このような構成によれば、スイッチＦＥＴ６のソースと
インバータ用ＦＥＴ２のゲートとの間にソースフォロワ
型バッファ７を介しているので、上記ソースフォロワ型
バッファ７によりインピーダンス変換がなされ、高い周
波数領域までインバータ用ＦＥＴ２のゲート入力振幅と
して十分大きな値が得られる。このため、最高動作周波
数を従来よりも大きく向上させることができる。
インバータ用ＦＥＴ２のゲートとの間にソースフォロワ
型バッファ７を介しているので、上記ソースフォロワ型
バッファ７によりインピーダンス変換がなされ、高い周
波数領域までインバータ用ＦＥＴ２のゲート入力振幅と
して十分大きな値が得られる。このため、最高動作周波
数を従来よりも大きく向上させることができる。
第２図は、本発明の第２の実施例に係る分周回路を示す
回路図である。なお、第２図において第１図と同一部分
には同一符号を付し、重複する部分の説明を省略する。
回路図である。なお、第２図において第１図と同一部分
には同一符号を付し、重複する部分の説明を省略する。
第２図の回路が第１の実施例の回路と異なるのは、負荷
抵抗１の替りに、インバータ用ＦＥＴ２の負荷に能動負
荷１２が接続されている点である。
抵抗１の替りに、インバータ用ＦＥＴ２の負荷に能動負
荷１２が接続されている点である。
この回路においても、スイッチＦ Ｅ Ｔ、６のソース
と、インバータ用ＦＥＴ２のゲートとの間にソースフォ
ロワ型バッファ回路７を接続しているので、上記第１の
実施例と同様の効果を奏する。
と、インバータ用ＦＥＴ２のゲートとの間にソースフォ
ロワ型バッファ回路７を接続しているので、上記第１の
実施例と同様の効果を奏する。
［発明の効果］
以上説明したように本発明は、ＧａＡｓＩＣからなる分
周回路において、第２のスイッチトランジスタのソース
と、インバータ回路の入力との間に第３のソースフォロ
ワ型バッファ回路を接続したので、高周波領域までイン
バータ回路に十分な入力振幅を与えることができ、最高
動作周波数を大幅に高めることができる。
周回路において、第２のスイッチトランジスタのソース
と、インバータ回路の入力との間に第３のソースフォロ
ワ型バッファ回路を接続したので、高周波領域までイン
バータ回路に十分な入力振幅を与えることができ、最高
動作周波数を大幅に高めることができる。
第１図は本発明の第１の実施例に係る分周回路の回路図
、第２図は本発明の第２の実施例に係る分周回路の回路
図、第３図は従来の分周回路の回路図である。 １；負荷抵抗、２；インバータ用ＦＥＴ、３；第１のソ
ースフォロワ型バッファ、４；第１のスイッチＦＥＴ、
５；第２のソースフォロワ型バッファ、６；第２のスイ
ッチＦＥＴ、７；第３のソースフォロワ型バッファ、８
，９；電源電圧、１０．１１．入力端子、１２；能動負
荷
、第２図は本発明の第２の実施例に係る分周回路の回路
図、第３図は従来の分周回路の回路図である。 １；負荷抵抗、２；インバータ用ＦＥＴ、３；第１のソ
ースフォロワ型バッファ、４；第１のスイッチＦＥＴ、
５；第２のソースフォロワ型バッファ、６；第２のスイ
ッチＦＥＴ、７；第３のソースフォロワ型バッファ、８
，９；電源電圧、１０．１１．入力端子、１２；能動負
荷
Claims (1)
- （１）ガリウム砒素ショットキー障壁電界効果トランジ
スタを基本素子とする分周回路において、インバータ回
路と、このインバータ回路の出力を増幅する第１のソー
スフォロワ型バッファ回路と、この第１のソースフォロ
ワ型バッファ回路の出力を第１の入力信号によってスイ
ッチングする第１のスイッチトランジスタと、この第１
のスイッチトランジスタの出力を増幅する第２のソース
フォロワ型バッファ回路と、この第２のソースフォロワ
型バッファ回路の出力を第２の入力信号によってスイッ
チングする第２のスイッチトランジスタと、この第２の
スイッチトランジスタの出力を増幅しその出力を前記イ
ンバータ回路に供給する第３のソースフォロワ型バッフ
ァ回路とを具備したことを特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247916A JP2564915B2 (ja) | 1988-09-30 | 1988-09-30 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247916A JP2564915B2 (ja) | 1988-09-30 | 1988-09-30 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0295014A true JPH0295014A (ja) | 1990-04-05 |
| JP2564915B2 JP2564915B2 (ja) | 1996-12-18 |
Family
ID=17170461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63247916A Expired - Fee Related JP2564915B2 (ja) | 1988-09-30 | 1988-09-30 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564915B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541549A (en) * | 1992-05-29 | 1996-07-30 | Fujitsu Limited | Transfer gate circuit and dynamic divider circuit using the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5037331A (ja) * | 1973-08-06 | 1975-04-08 | ||
| JPS60253308A (ja) * | 1984-05-30 | 1985-12-14 | Nec Corp | マイクロ波ダイナミツク分周器 |
| JPS6370615A (ja) * | 1986-09-12 | 1988-03-30 | Fujitsu Ltd | 差動型ダイナミツク分周器 |
-
1988
- 1988-09-30 JP JP63247916A patent/JP2564915B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5037331A (ja) * | 1973-08-06 | 1975-04-08 | ||
| JPS60253308A (ja) * | 1984-05-30 | 1985-12-14 | Nec Corp | マイクロ波ダイナミツク分周器 |
| JPS6370615A (ja) * | 1986-09-12 | 1988-03-30 | Fujitsu Ltd | 差動型ダイナミツク分周器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541549A (en) * | 1992-05-29 | 1996-07-30 | Fujitsu Limited | Transfer gate circuit and dynamic divider circuit using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2564915B2 (ja) | 1996-12-18 |
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Legal Events
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|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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