JPS6371882A - 平面画像装置の冗長法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、平面画像装置の冗長法に係り、特に。

例えば薄膜能動素子を用いた液晶表示用アクティブマト
リクスの評価及び欠陥救済に関する。

〔従来の技術〕

液晶ディスプレイは、軽量、小型、低消費電力等の利点
を持ち、ブラウン管に替るディスプレイとして可能性が
大きい、液晶ディスプレイにアクティブマトリクス方式
を使うと、高画質の液晶ディスプレイが得られ、これが
主流となっている。

アクティブマトリクスは、各画素に能動素子を配し、信
号による駆動及び信号の保持機能を持たせたもので、画
素数の多い大画面の液晶ディスプレイも可能となる。デ
ィスプレイとしては、Ａ５版サイズ以上の大画面の基板
が必要であり、ここには約２０万個以上の薄膜能動素子
（以下薄膜素子と略記）例えばＭＯＳ　　ＦＥＴ　が形
成される。

ところで、このような多数の薄膜素子を形成した大型基
板では、欠陥の発生が重要な問題であり、ディスプレイ
のように、ひとつの基板でひとつの薄膜素子が形成され
る場合には、欠陥がひとつでもあれば、基本的にはその
基板は不良となり、歩留りは極めて小さくなる。製造上
程々の欠陥対策が行なわれてはいるが、基板が非常に大
きいことから、基板内を無欠陥とすることは、極めて難
し”））、シたがって、実用的な歩留を得るには、製法
の改善に合せ、冗長、即ち、欠陥の検出及び欠陥救済処
理が、不可欠の技術となる。

尚、徒来の冗長法を示すものとして特開昭５９−３５４
４０号公報がある。

このように、非常に多くの素子を集積した例としてＭＯ
Ｓ　　ＶＬＳＩ　　がある、この素子では、欠陥を含む
メモリ部分を予備の行９列の素子に接続しなおす手法が
取り入れられており、実用的な歩留りを得ている。

同様な考え方が、アクティブマトリクス基板にも必要と
なる。

〔発明が解決しようとする問題点〕

ここで、薄膜素子として、ＭＯＳ　　ＦＥＴ　を使った
アクティブマトリクス基板について、評価上の問題点に
ついて説明する。

第８図において、アクティブマトリクス基板１００は画
像を表示する単位となる画素１と、信号端子２．ゲート
端子３．信号線４Ｉゲート線５より構成され、各画素１
に能動素子として。

ＭＯＳ　　ＦＥＴ　６が接続されており、信号は、ＭＯ
Ｓ　　ＦＥＴ　　６を介して液晶セル５０に印加され、
表示を行なう、ところで、液晶セル５ｏは、ＭＯＳ　　
ＦＥＴ　　６に接続された画素透明電極７ａと、対向基
板の共通透明ｉｔｔ！７ｂとの間に液晶を封入して構成
される。すなわち、画素透明電極７ａと共通透明電極７
ｂとは容量的に結合されているのみであり、欠陥の程度
を簡単に評価するにはパネル完成後、パネルを駆動させ
て、実際の欠陥程度を評価するしかない。このため、組
立機不良製品を選別するため検査コストが高＜　な６゜
別の原始的検査法としては、液晶を封入する前に５画素
透明電極７８と、信号端子２、ゲート端子３にプローブ
して特性評価する方法がある。この場合は各３Ｗ１極共
に走査しながら検査する必要があり１画素部分は、画素
数だけプローブを繰り返す必要があり、画素数が多い場
合は非現実的評価法である。またプローブにより画素の
電極を傷つけ、逆に歩留りを低下させることもあり得る
。

画 さらにｌ素が微細になれば、画素へのプローブ自体も不
可能になる。

本発明の目的は、アクティブマトリクスの製造プロセス
をほとんど増すことがなく、簡単かつ連続して評価およ
び欠陥救済を行うことができる平面画像装置の冗長法を
提供することである。

〔問題点を解決するための手段〕

上記目的は、不良箇所検出時に形成した透明電極を画素
透明電極に分離する過程で、薄膜素子あるいは画素透明
電極に所定の加工を行なうことで達成される。

〔作用〕

不良薄膜能動素子と画素用透明電極とを解放状態とする
ことで誤った信号の表示を防止でき、また分離された画
素透明電極を隣接の画素用透明電極と接続することで１
１本来の信号に近似する信号を表示することができる。

〔実施例〕

以下に本発明の実施例を述べる。

まず、第４図において、基本的な画素用ＭＯ８ＦＥＴの
構造について説明する。ガラス基板８上鶴 に、多液晶シリコン９を形成し、ゲート酸化膜仁 １０、多液晶シリコンゲート１１．ドレイン１２゜ソー
ス１３．ドレイン電極１４．絶縁膜１５．ソ′−ス電極
１６を形成している。ここで、ドレイン電極ｔ極１４は
、マトリクス内ではドレイン線、ソース電極１６は、透
明電極で構成されており、画素透明電極となっている。

第５図において、具体的製法を説明する。（ａ）におい
てガラス基板８上に、約６００℃で多結晶シリコン９を
約５０００人の厚さに形成する。これをパターニングし
て図示したように島状の多結晶シリコン９ａに加工する
。（ｂ）においてこの基板上に気相反応により約１００
０人のゲート酸化膜１０を形成後、多結晶シリコンゲー
ト１１を形成し、リンをイオン注入して、ドレイン１２
゜ソース１３を形成する。ここに絶縁膜を形成後、ドレ
イン上に開口部を形成し、アルミニウムのドレイン電極
１４、さらにこの上に絶縁Ｉ！１１５を形成して、ソー
ス上に開口部を形成し、スパッタリングにより酸化スズ
系の約１０００人の透明電極であるソース電極１６を形
成する。

第６図は、第５図に示した工程を平面図で示したもので
、各記号は第５図に対応している。

ところで、アクティブマトリクスに使うＭＯＳＦＥＴの
特性評価とする対象は、オン電流、オフ電流、しきい値
電圧、ゲートの絶縁性等であり、アクティブマトリクス
自体の特性評価としては、信号線及びゲート線の断面、
交叉部分の耐圧等である。

第７図において、具体的な評価方法を説明する。

第４図で示した、ドレイン！！！極１４．絶縁膜１５を
形成後、ソース電極を接続するコンタクトホール及び、
信号端子２．ゲート端子３に接続するためのコンタクト
ホールを形成後、本発明により。

透明電極１６ａを形成する。透明電極ｌｅａを、ゲート
端子３．信号端子２に接触しないように形成する。なぜ
ならば、これらの端子は通常裸の状態となっており、透
明電極と短絡すると特性評価が不可能となる工程を増さ
ずにこれらを実現するには、透明電極１６ａを形成する
際、上記端子部をメタルでマスクし、スパッタリングす
れば良い。

このようにして、すべてのＭＯＳ　　ＦＥＴ　　６のソ
ース側に、透明１！極１６ａを接触させることができる
。透明電極１６は、最終的にパターン形成された画素透
明電極を示す。

以上述べたように、透明電極１６ａを形成した時点で、
マトリクスの検査を行なう、この場合は、全ＭＯ３ＦＥ
Ｔ　６のソース側は共通となり、透明電極１６ａに接続
されており、ここに接触したソースプローブ１７．ゲー
ト端子３．信号端子２を使い１個別の全ＭＯ８ＦＥＴ　
　６の特性を評価し、不良モードのデータを得ることが
できる。

この場合は約３００μｍピッチで配列されたゲート端子
３．信号端子２のみを走査すれば良く、大幅にプローブ
回数を減少させることができ、また駆動に使う最終的に
パターン化される画素透明電極１６には非接触のため、
評価によって欠陥を発生させることはない、また以後の
製造工程は、透明電極１６ａをパターニングする工程だ
けで完成すること、バターニング工程の寸法が大きく、
欠陥発生の影響はほとんど受けなくなることから、本発
明で行なう評価は最終検査として考えることができる。

以上の方法で得たデータにより１本発明による各種欠陥
モードの冗長について述べる。

第１図において、ＭＯＳ　　ＦＥＴ　６ａのソース・ド
レイン間のリーク電流が多い場合、正常な保持機能がな
くなり、この画素は点欠陥となる。そこでＭＯＳ　　Ｆ
ＥＴ　　６ａのソースを開放し、透明電極１６を上下左
右いず九かの正常なＭＯＳＦＥＴの透明電極１６と接続
する。このためにはまず、検査終了後ネガレジストを塗
布し、例えばＭＯＳＦＥＴ　　６ａの画素透明電極１６
を上のＭＯＳＦＥＴ６ｂの画素透明電極１６に接続する
ため、レーザー光又は電子ビームでその接続部Ａ点を露
光して前橋する０次に再びレーザー光等により、Ｂ点の
シリコン層を熔融消去し、ＭＯＳ　　ＦＥＴ６ａのソー
スを開放する６次に正常な方法により同一のレジストの
まま画素透明ｍ極１６のパターンを露光し現像する。こ
うしてＡ点で前橋された画素透明電極１６を得る。ＭＯ
Ｓ　　ＦＥＴ　　６ａに付属していた画素透明電極１６
は、上に隣接する、・ＭＯＳ　　ＦＥＴ　６ｂの信号を
受けて動作することになり、視覚的には無欠陥と同様に
見ることができ、評価及び冗長を工程を増すことなく短
時間で行なうことができる。すなわち、透明電極の加工
と冗長を工程を増すことなく同時に行なうことができる
。

第２図において、ＭＯＳ　　ＦＥＴ　　６ａのソース・
ドレイン間が開放状態の場合、＠素に信号が入らないた
め、この画素は点欠陥となる。そこで、ＭＯＳＦＥＴ６
ａの透明電極１６を上下左右イスれかの正常なＭＯＳ　
　ＦＥＴ　の透明電極１６と接続する。このためにはま
ず、評価終了後ネガレジストを塗布し、例えばＮＯ８Ｆ
ＥＴ　　６ａの画素透明電極１６を上のＭＯＳ　　ＦＥ
Ｔ　　６ｂの画素透明電極 １６に接続するため、レーザー光あるいは電子ビームで
その接続部Ａ点を露光して前橋する１次に再びレーザー
光等で、Ｂ点のシリコン層を熔融消去し１ＭＯ８ＦＥＴ
　　６ａのソースを構造的に開放状態とする。ただしＭ
ＯＳ　　ＦＥＴ　　ｅａの開放モードが恒久的であれば
、この開放処理は省略できる。次に正常な工程と同様に
画素透明電極１６のパターンを露光し現像する。こうし
てＡ点で前橋された画素透明電極１６を得ることができ
、第１図と同様な冗長が構成される。

第３図において、ＭＯＳ　　ＦＥＴ　６ａのゲートが短
絡モードにあるとき、信号線に印加された電圧は、ドレ
インからゲートを経てゲート線に印加されるため、その
横一列の全画素は制御不能となり、致命的な線欠陥とな
る。そこで、ＭＯＳＦＥＴ６ａのゲート、ソース、ドレ
インを開放し、透明電極１６を上下水・右いずれかの正
常なＭＯＳＦＥＴＦＥＴの透明電極１６と接続する。す
なわち、第３図において、第１図及び第２図と同様な手
法により、Ａ点においてＭＯＳ　　ＦＥＴ　６ｂの画素
透穴電極１６に接続し、Ｂ、Ｃ，Ｄ点を開放状態とする
。ただし、Ｃ又はＤ点のいずれかの開放処理は省略でき
る。以上の方法によって、第１図及び第２図と同様の冗
長を達成することができる。

以上述べた本発明では、薄膜素子として、多結晶シリコ
ンを使ったｎチャンネルＭＯＳトランジスタについて述
べたが、薄膜素子の材料としては。

再結晶化したシリコン層、非晶質シリコン、多結晶Ｃｄ
Ｓｅ、Ｔｅ等の半導体層を使うことができ、ｐチャンネ
ル素子でも同様な手法によって評価と冗長を行なうこと
ができる。

本発明では、基板下地としてガラス基板を例示したが、
石英や半導体板上の絶ａ膜を使う場合にも同様に適用で
きる。また薄膜半導体層に素子を形成する場合にのみ例
示したが、単結晶半導体基板を使った場合も同様である
。

また本発明では、周辺の回路のない場合についでのみ示
しているが、周辺回路を内蔵したアクティブマトリクス
についても同様に適用できる。

また本発明では、アクティブマトリクス型基板について
のみ例示したが、ダイオードリング、非線型抵抗素子（
メタル−絶縁膜−メタルなどの構造）を能動素子として
使った場合、能動素子側基板、共通電極側基板を個別に
処理することにより。

同様な作用効果を得ることができる。

り また、本発明では、液晶表示用アクティブマトリクス基
板についてのみ説明したが、透明電極を使い、能動・受
動素子をマトリクス状又は列状に配置したイメージセン
サ及びラインセンサ等の場合にも適用できる。

〔発明の効果〕

本発明によれば、液晶表示用アクティブマトリクス基板
の能動素子の特性を、Ｒ終に近い工程で、新たな工程を
増さずに評価でき、かつ連続して冗長処理を行なうこと
ができる。

【図面の簡単な説明】

第１図、第２吋、第３図は本発明を実施したアクティブ
マトリクス基板の変面図、第４図は本発明を説明するた
めのＭＯＳトランジスタ断面図、第５図、第６図はその
製法を説明するための素子断面及び平面図、第７図は本
発明を説明するための、アクティブのトリクス基板の概
略構成平面図、第８図は従来技術を説明するためのアク
ティブマトリクス基板概念平面図を示す。 １・・・画素、２・・・信号線端子、３・・・ゲート線
端子、４・・・信号線、５・・・ゲート線、６，６ａ、
６ｂ・・・ＭＯＳ　　ＦＥＴ　、１６，１６ａ−透明電
極、１７代理人　弁理士　小川勝男　　− 茅１　固 ／θθ 茅２　ロ ／ρθ 第３　区 ｌりθ ギ５　目 第　６　固 第　７　目 ｌりＯ′ 某６　目 １θ０

Claims (1)

1. 【特許請求の範囲】 １、複数個の半導体素子を基板上に形成し、該各素子の
   第１、第２の端子を上記基板上に設けた第１、第２の共
   通配線と接続し、各素子の第３の端子に各々設けられる
   画素透明電極は先ず各素子の第３の端子に接続し第１、
   第２の共通配線とは接続しないように上記基板上に全面
   的に共通透明電極として設け、該共通透明電極、第１、
   第２共通配線を用いて各素子の特性を評価し、その後共
   通透明電極をパターン化して各素子毎の画素透明電極と
   すると共に、前記評価の結果、特性欠陥を有する素子に
   ついては各素子第１〜第３の端子と第１、第２の共通配
   線の間あるいは第３の端子と画素透明電極の間の接続を
   解き、該画素透明電極は隣接した正常な素子の画素透明
   電極と接続関係を持たせることを特徴とする平面画像装
   置の冗長法。 ２、特許請求の範囲第１項において、半導体素子はＭＯ
   ＳＦＥＴであり、第１〜第３の端子は、ゲート、ドレイ
   ン、ソースの各端子であることを特徴とする平面画像装
   置の冗長法。