JPS6373432A

JPS6373432A - 情報処理装置

Info

Publication number: JPS6373432A
Application number: JP21892186A
Authority: JP
Inventors: Ritsuo Sugaya; 菅谷　律雄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-09-17
Filing date: 1986-09-17
Publication date: 1988-04-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は命令先取シ機能を有するパイプライン方式の情
報処理装置に関し、特に分岐命令の分岐先命令の先取り
を実行する情報処理装置に関する。

（従来の技術）従来、命令先取シ機能を有するパイプライン方式の情報
処理装置では、通常、分岐命令の次命令の分岐が不成功
であることを前提にして命令先取シを実行している。こ
のため、命令アドレスのクーケンスは乱れることなく連
続になっている。この種の情報処理装置において、先行
する格納命令によって先取シされた後続命令の書換えが
実行されるか否かは上記格納命令の命令アドレスと、上
記格納命令によ）指定された格納アドレスと、先取シが
実行された最後の命令アドレスとを比較することによシ
、少ないハードフェアで容易に判定することが可能であ
った。

第２図は、従来技術による情報処理装置の概念を示すパ
イプライン処理のブロック図である。各ステージは命令
の取出し、命令の解読、アドレスの計算、アドレスの変
換、オペランドの取出し、ならびに演算の格納をそれぞ
れ実行する。

第２図において、１５は命令取出し用の命令カウンタ、
１６は実行された命令用の命令カウンタ、１２〜】４は
分岐命令の分岐先アドレス、あるいは本装置をスタート
するときの命令アドレスを命令カウンタに送るためのレ
ジスタで、各ステージに存在する。また、３〜８はアド
レスレジスタであり、命令の実行に使用するためのもの
である。

斯かる構造のパイプライン方式の情報処理装置において
、先行される命令が格納命令である場合、少ないハード
ウェアで格納アドレスと後続命令アドレスとの一致を調
べるとともに、さらに命令語の書換えが実行されるか否
かを判定するためには、格納命令がオペランド取出しス
テージに存在するｌに（命令カウンタＩＢの値）〈（レ
ジスタ１２の内容）＜（カウンタＩＳの値）が満足され
るか否かを調べればよい。

（発明が解決しようとする問題点）上述した従来の命令先取シ機能を有する情報処理装置に
おいて、先行する格納命令によって後続命令の書換えが
実行されるか否かは容易に判別することはできるが、分
岐命令の分岐先命令の先取りを実行する情報処理装置に
おいては、分岐先を予測することＫよシ命令アドレスの
シーケンスが途中から別シーケンスに移行するため、上
述の方式をそのまま適用することは不可能である。

本発明の目的は、格納命令の格納先アドレスを決定して
保持するとともに、キャッシュメモリに登録されている
命令アドレスを保持しておき、格納命令の格納先アドレ
スとキャラツユメモリに登録されている命令アドレスと
を比較し、アドレスの一致が検出されたときにキャッシ
ュメモリからノテータの取出しを中断し、キャッシュメ
モリ上のデータの書換え処理の終了を認識してからキャ
ッシュメモリからのデータの取出しを再開させることに
よって上記欠点を除去し、命令アドレスのシーケンスが
途中から変ることのないように構成した情報処理装置を
提供することＫある。

（問題点を解決するための手段）本発明による情報処理装置は、格納先アドレス保持手段
と、キャッシュメモリと、キャッシュアドレス比較手段
と、パイプライン制御手段とを具備して構成したもので
ある。

格納先アドレス保持手段は、格納命令の格納先アドレス
を決定して保持するためのものである。

中ヤッシュメモリは、分岐命令を含む命令と命令アドレ
スとを格納するためのものである。

千ヤツシュアドレス比較手段は、格納命令の格納先アド
レスと千ヤツクユメモリに登録されている命令アドレス
とを比較するためのものである。

パイプライン制御手段は、キャッシュアドレス比較手段
によ〕アドレス一致が検出されたときには、キャッシュ
メモリからのデータの取出しを中断し、キャッシュメモ
リ上のデータを書換え、処理の終了を認識してキャッシ
ュメモリからのデータの取出しを再開させるためのもの
である。

（実施例）次に、本発明について図面を参照して説明する。

第１図は、本発明による情報処理装置の一実施例を示す
パイプラインのブロック図である。ｍ１図において、第
２図と同様な要素には同様な符号が付しである。第２図
において、１，２はそれぞレバイブライン制御部、９〜
１】はそれぞれアドレスレジスタ、１フハ命令キヤツシ
ユ、】８゜１９はそれぞれ命令バッファのデータ部およ
びアドレス部、２０はアドレスコンパレータＷ、２１〜
２３はそれぞれアドレスコンパレータ、２４はキャッシ
ュアドレス比較部である。

本実施例によるパイプライン構造は、命令の取出しが実
行された後は命令の解読、アドレスの生成、アドレスの
変換、オペランドの取出し、演算、および格納のもつス
テージで構成され、各ステージの入力レジスタはレジス
タ３〜８であシ、各ステージ間は信号線】】２〜１２２
によシ接続されている。

レジスタ９〜１１は、それぞれ命令の解読、アドレスの
生成、およびアドレスの変換の各ステージで実行される
命令の命令アドレスを保持するレジスタであシ、信号線
１３３．１３４にょシ接続されている。レジスタ１２〜
１４は分岐命令における分岐先アドレスを命令カウンタ
１６に伝達するためのアドレスレジスタで、信号ａ１２
３〜１２６によシ接続されている。

命令カウンタ１５，１Ｂはアドレスカウンタとして使用
され、命令カウンタ１５は８人力形の選択回路を有し、
次命令の取出しアドレスを選択するための命令取出し専
用のアドレスカウンタである。また、命令カウンタ１６
は２人力形の選択回路を有し、連続的なアドレス移行時
と命令の流れが変るときとのアドレスを選択するための
ものでｓｂ、ソフトウェアよシみえる命令カウンタとし
て使用される。

命令の取出し時には、命令は命令カウンタ１５によシ侶
号線１を介して命令子ヤツシュメモリ】フよシ取出す。

命令解読ステージが空になっているときには、取出され
た命令および命令アドレスは、信号線１１１を介してア
ドレスレジスタ３およびアドレスレジスタ９に送出され
る。このステージに先行する命令が滞っている場合には
、信号ａ１１】によシ命令バッファのデータ部１８およ
び命令バッファのアドレス部１９に情報が送出され、こ
のステージが空になるのを待つ。

アドレスコンパレータ群２０およびコンパレータ２１〜
２３は、命令バッファあるいは各ステージの命令の命令
アドレスと、オペランド取出しステージにある格納命令
の格納先アドレスとの一致を検出するもので、上記命令
アドレスは信号線１３３〜１３６を介してコンパレータ
２１〜２３．２０に接続嘔れ、格納命令の格納先アドレ
スは信号線１１８を介してフンパレータ２０〜２３に接
続されている。コンパレータ２０〜２３での一致結果は
、信号線１０８〜１０Ｂを介してパイプライン制御部２
に送出される。

パイプライン制御部２は信号線１０ｇによって得られる
命令解読情報と、上記アドレス一致信号とによシ、オペ
ランド取出しステージにおける格納命令のアドレスと後
続命令のアドレスとの一致が検出され九場合には、一致
該当ステージ以降の先取シされた命令を取消すとともに
、この格納命令の演算結果を信号線】３１を介して送出
し、命令取出し部に変更された命令語を得る。

コンパレータ群２０を構成ｆる各：２７バ１／−１は、
命令バッファの段数分だけ必要になる。キャッシュアド
レス比較部２４は、命令キャッシュ１７の内部にある命
令語の命令アドレスと、上記と同様な格納命令の格納先
アドレスとを比較し、命令中ヤツシュ１７の内部に更新
の対象となる命令の存在を調べるため、信号線１０２お
よび信号線１３８で接続された情報を比較し、比較結果
を信号線】０３を介してパイプライン制御部１に送出す
る。

パイプライン制御部ｌは、パイプライン制御部２と信号
！ｆ８１０４で接続されておシ、各ステージの実行状態
を知シ、信号線１０３の情報によシ格納命令が命令キャ
ッシュ１７の内部の情報を更新する場合には、信号線１
０１による命令取出しを待合せ、信号線１２２の情報で
命令キャッシュ１フの内部の情報を更新し、更新の完了
後、命令取出しの再開を指示する。

（発明の効果）以上説明し念ように本発明は、命令キャッシュに存在す
る命令語が格納命令によって変更されうろことを検出し
、命令語が取出される前に更新後の命令語を命令中キッ
シュ上に１くことにより、更新された命令語の取出しに
要する時間を短縮するとともに、パイプラインの乱れを
少なくすることができるという効果がある。

【図面の簡単な説明】

第１図は、本発明による情報処理装置の一実施例を示す
ブロック図である。第２図は、従来技術によるパイプライン方式の情報処理
装置を示すブロック図である。１．２・・・パイプライン制御部３〜１４・・・アドレスレジスタ１５．１６・・・命令カウンタ１フ・・・命令キャッシュ１８・・−命令バッファのデータ、部１９・参・命令バッファのアドレス部２０・・−アドレスコンパレータ群２１〜２３・争−アドレスコンパレータ１０１〜１０９
．１１１〜１２６，１３１〜１３６＠・・−１１信号線

Claims

【特許請求の範囲】

格納命令の格納先アドレスを決定して保持するための格
納先アドレス保持手段と、分岐命令を含む命令と命令ア
ドレスとを格納するためのキャッシュメモリと、前記格
納命令の格納先アドレスと前記キャッシュメモリに登録
されている前記命令アドレスとを比較するためのキャッ
シュアドレス比較手段と、前記キャッシュアドレス比較
手段によりアドレス一致が検出されたときには前記キャ
ッシュメモリからのデータの取出しを中断し、前記キャ
ッシュメモリ上のデータを書換え、前記処理の終了を認
識して前記キャッシュメモリからのデータの取出しを再
開させるためのパイプライン制御手段とを具備して構成
したことを特徴とする情報処理装置。