JPS6373553A - トランジスタバラクタ装置及びその製造方法 - Google Patents

トランジスタバラクタ装置及びその製造方法

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JPS6373553A
JPS6373553A JP62209113A JP20911387A JPS6373553A JP S6373553 A JPS6373553 A JP S6373553A JP 62209113 A JP62209113 A JP 62209113A JP 20911387 A JP20911387 A JP 20911387A JP S6373553 A JPS6373553 A JP S6373553A
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transistor
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ドープされたシリコン基板上のダイナミック
半導体メモリ用のトランジスタバラクタ装置およびその
製造方法に関する。
〔従来の技術〕
ＤＲＡＭとも呼ばれるダイナミック半導体メモリの基本
構造は１つのトランジスタバラクタ装置ルから成ってい
る。そのトランジスタはＭＯＳ−ＦＥＴとして設計され
ており、また外部と接触させられたソースおよびゲート
領域を介して外部から制御可能である。そのドレイン領
域は電気的にバラクタの１つの電極側と接続されており
、その第２の電極側は１つの接触させられた接続部によ
り外部から制御される。１メガビツト範囲のトランジス
タおよびバラクタの実装密度では、バラクタはたいてい
プレーナー構造に構成されている。このことはバラクタ
がシリコン基板の１つのドープされた層と、１つの隔離
する誘電体層を有する１つのプレーナーポリシリコン層
とから成っていることを意味する。ダイナミックメモリ
　（ＤＲＡＭ）において実装密度を高めるためには、利
用可能なセル面積が小さいので、またノイズイミユニテ
ィの観点で３０〜５０ｆＦの大きさのキャパシタンスを
必要とするので、バラクタの構成形態に新しい考察が必
要である。これらの要求、すなわち縮小された占有面積
およびバラクタの最小キャパシタンス、を満足する１つ
の可能性は、バラクタを“積み重ねられたキャパシタ”
として構成することである。“積み重ねられたキャパシ
タ”は、もはやプレーナー構造に構成されておらず電界
効果トランジスタのゲート電極と重なる１つの誘電体層
により互いに隔離された２つのポリシリコン層から成っ
ている。
“積み重ねられたキャパシタ”の採用によりダイナミン
ク半導体メモリの集積度を高めることは、コヤナギミツ
マサ、サカイヨシオ、イシハラマサミチ、タラノキマサ
ノリおよびハシモトノリカズの論文“５ボルト、１６キ
ロビツトの積み賃ねられたキャパシタＭＯ３ＲＡＭ（Ａ
　　５Ｖ　　０ｎｌｙ　　１６ｋｂｉｔ　　５ｔａｃｋ
ｅｄ−Ｃａｐａｃｉｔｏｒ　　Ｍｏｓ　　Ｒａｍ）ｓ、
米国電気電子学会論文集電子装置線（１１！ＨＥ　７ｒ
ａｎｓａｃｔ＋ｏｎ　ｏｎＥｌｅｃｔｒｏｎ　Ｄｅｖｉ
ｃｅｓ）　、Ｖ　ｏ　ｌ　、　Ｅ　Ｄ　−２７、Ｎｏ。
８．１９８０年８月、第１５９６〜１６０１頁から公知
である。“積み重ねられたキャパシタ”はこの文献によ
れば、１つの窒化シリコン層５ｉ３Ｎ４（たいていポリ
５ｉ−３ｉｔＮ＋−ポリＳｔまたはＡ１）を有する２層
のポリシリコン構造から構成されている。この文献の第
１図には、３つの“積み重ねられたキャパシタ”セル構
造が示されている：Ａ）″頂キャパシタ”、Ｂ）“中間
キャパシタ”およびＣ）″底°キャパシタ”、実施例Ａ
およびＢではゲート電極は″積み重ねられたキャパシタ
”により部分的に重ねられる。３ｉｉ構造はＡの場合に
はポリ３ｉ−３ｉ３Ｎ斗−Ａ１層であり、Ｂの場合には
ポリ５ｔ−３ｉ３Ｎ４−ポリＳｉ層である。Ｃの“底キ
ャパシタ”の場合にはゲート電極が部分的に、ポリ５ｉ
−ＳｉｔＮ＋−ポリＳｉ構造から成る“積み重ねられた
キャパシタ”を覆っている。
これまでに、たとえばＣＣＢセル（キャパシタンス結合
されたビットラインセル）のような集積度を高めるため
の他の種々のセル構造が見出されている。１つのＣＣＢ
セルの構想はタグチマサオ、アンドゥサトシ、ヒジャシ
ンペイ、ナカムラテツオ、セイジエノモトおよびヤブタ
カシの論文“キャパシタンス結合ビットラインセル（Ａ
　　Ｃａｐａｃｉｔａｎｃｅ−Ｃｏｕｐｌｅｄ　Ｂｉｔ
　　ｌ。
ｔｎｅ　　Ｃｅ１１）＋＋、米国電気電子学会雑ｔ＋、
固体回路！（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌ
ｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ）、Ｖｏｌ、５Ｃ
−２０、Ｎｏ、　１、第２１０〜２１５頁に示されてい
る。このセルの基本的な考え方はソースまたはドレイン
領域のキャパシタンス結合された接続にある。この論文
の第１図には３層のポリシリコン構造から成る構成が詳
細に説明されている。第１の層はゲート電極を形成し、
また第２および第３の層は１つの隔離する誘電体層を有
するバラクタを形成する。
集積度を高める１つの他の可能性は、ジェイ・シー・ス
ツルム（Ｊ、Ｃ，Ｓｔｕｒｍ）、エム・ディー・ギレス
（Ｍ、Ｄ、Ｇｉｅｓ）およびジェイ・エフ・ギボンス（
Ｊ。
Ｆ、Ｇｉｂｂｏｎｓ）の論文“ビーム結晶化ポリシリコ
ンによる３Ｄ折り返しダイナミックＲＡＭ（Ａ　　Ｔｈ
ｒａｇ−Ｄｉｍｅｎｓｉｏｎａｉ　　ＦｏｌｄｅｄＤｙ
ｎａｍｉｃ　　ＲＡＭ　　ｉｎ　　Ｂｅａｍ−Ｃｒｙｓ
ｔａｌｌｉｚｅｄ　　Ｐｏ１ｙｓｉｌｌｉｃ。
ｎ）”、米国電気電子学会電子装置レターズ（ＩＥＥＥ
Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ）、
Ｖｏｌ、ＥＤＬ−５、Ｎｏ、　５．１９８４年５月、第
１５１〜１５３頁から公知である。この場合、トランジ
スタバラクタ装置は、バラクタの一方のポリシリコン層
の一部分が他方をＵ字形に囲んでおり、またトランジス
タがバラクタの％２のポリシリコン層の上に配置されて
いることにより圧縮されている（第１図および第２ｔｌ
Ｊ参照）、この装置はダイナミック“フォールディッド
″ＲＡＭセルとも呼ばれる。
他の可能性は、ＳＺＥ、ＶＬＳＩ　　Ｔｅｃｈｎｏｌｏ
ｇｙ、第４７６〜４７８頁に示されているように“Ｈｉ
−Ｃ″ＲＡＭＲＡＭセルパシティＲＡＭセル）の便用に
より生ずる。この場合、縮小されたセル面積でバラクタ
のキャパシタンスをできるかぎり大きく保つため、ヒ素
インプランテーションおよび一層深く届（ホウ素インプ
ランテーションがバラクタの下で行われる０行われたイ
ンブランチ−シロンに基づいて、バラクタの充電キャパ
シタンスを高める追加的に際立った障壁キャパシタンス
が生ずる。トランジスタバラクタセル内の″積み重ねら
れたキャパシタ”の製造の際、これまでは（咀々の層の
相互西部の許容差に基づいて、また構造伝達の寸法保持
性に基づいて、種々の層の間に成る設計間隔が守られな
ければならない、さもなければ、層の間の短絡の危険が
生ずる。
ＣＣＢセルの設計の際、ソースまたはドレイン領域のキ
ャパシタンス結合に基づいて、キャパシタンスによる接
続接触部上の電位が変化する瞬間にトランジスタの接続
部の間の電圧過上昇の危険が生ずる。このことは特にト
ランジスタの０．７ないし１μｍのチャネル長さにおい
て臨界的である。
〔発明が解決しようとする問題点〕
本発明の目的は、トランジスタバラクタ装置のセル設計
により集積密度を高め、また簡単な方法によりこのトラ
ンジスタバラクタ装置を製造することである。
〔問題点を解決するための手段〕
この目的は、本発明によれば、ドープされたシリコン基
板上のダイナミック単導体メモリ用のトランジスタバラ
クタ装置において、 ドープされたシリコン基板内に位置するソースおよびド
レイン領域と全面を絶縁層で覆われたゲ−上電極とをを
する少なくとも１つの電界効果トランジスタを含んでお
り、そのソース領域が直接に１つの接続部により外部か
ら接触可能であり、電界効果トランジスタのゲート電極
と重なっており、１つの誘電体層により互いに隔離され
た２つのドープされたポリシリコン層から成る１積み重
ねられたキャパシタ”として構成されている少なくとも
１つのバラクタを含んでおり、その最も上側のポリシリ
コン層が外部から接触可能であり、また下側のポリシリ
コン層およびその側縁と重なり、またゲート電極を覆い
、また１つの絶縁層により上側のドープされたポリシリ
コン層の側壁においてソース領域への接続部に対して絶
縁されており、またその下側のポリシリコン層がゲート
電極と部分的に重なり、また酸化層によりゲート電極に
対して絶縁されており、また電界効果トランジスタのド
レイン領域と接続されていることを特徴とするグイナミ
フク半導体メモリ用６トランジスタバラクタ装置により
達成される。
集積密度を高めるためゲート電極の下側は１つの誘電体
層により覆われ、またゲート電極の他方の側は１つの酸
化シリコン層により覆われ、さらにゲート電極は１つの
窒化物、Ｔｅｏｓ（−テトラエチルオルトケイ酸塩）ま
たはＴｅｏｓ−窒化物＃（ＴＳ１）により覆われている
。
本発明、特にその実現のための実施態様は特許請求の範
囲第２項以下にあげられている。
〔実施例〕
以下、第１図ないし第１０図により本発明によるトラン
ジスタバラクタ装置の製造方法を一層詳細に説明する。
男」Ｉし本方法の出発点を成すのは基板＠域（ＳＵ）で
ある、その上に、後で形成される能動的領域を互いに電
気的に絶縁するため、絶縁層（ＬＱＣ）が局部的酸化Ｌ
ＯＣＯ３法（＝１ｏｃａｌｏｘｉｄａｔｉｏｎ　　ｏｆ
　　５ｉｌｉｃｏｎｅ）により形成される。セル領域（
Ｚ）の上に続いぞ１つの誘電体層（Ｄ１）が被覆され、
また１つのドープされたポリシリコン層から成る電界効
果トランジスタのゲート電極（Ｇ）が所望の個所に形成
される。ゲート電極（Ｇ）のポリシリコン層の上に、ゲ
ート電極（Ｇ）と−緒に構造化される１つの酸化物層（
０１）が析出される。
集積密度を高めるためにゲート電極（Ｇ）は全面を絶縁
層により囲まれていなければならないので、スペーサ技
術（全面への酸化シリコンの析出および異方性のバック
エッチング、すなわち、側縁に酸化物が残留）を用いて
、側面（０２）が１つの酸化物カバーにより包まれる。
ＣＶＤ（＝化学的蒸着＝気相からの析出）プロセスによ
り、全面を絶縁されたゲート電極（Ｇ）を含めてすべて
のセルＩＭ５（Ｚ）の上に’ｌ’ｅｏｓ（＝テトラエチ
ルオルトケイ酸塩）、窒化物またはＴｅａｓ−窒化物の
薄い層（ＴＳ１）が析出される。この層はその後の過程
で、第２のポリシリコン層により覆われるべきでないセ
ル領域のソース領域のなかまでエッチングすることなく
、なお被覆すべき第２のポリシリコン層をエッチング過
程により構造化する役割をする。Ｔｅｏｓ（−テトラエ
チルオルトケイ＠塩）、窒化物またはＴｅｏｓ−窒化物
層（ＴＳ１）は、なお形成すべき第２のポリシリコン層
がセル領域（Ｚ）の基板（ＳＵ）への電気的接触を有す
るべき場所で除去される。この範囲は、外部への接続可
能性をもはや有していないので、“埋め込まれた接触部
”　（ＢＣ）とも呼ばれる。
その際に、Ｔｅ　ｏ　ｓ、窒化物またはＴｅｏｓ−窒化
物層（ＴＳ１）が、′埋め込まれた接触部″　（ＢＣ）
に境を接する領域においても除去されることが許容され
、従って、“埋め込まれた接触部”（Ｂ　Ｃ）を形成す
るホト技術の関節の狂いの際にも、後で形成されるべき
接触面が完全に自由にエッチングされる。
玉１皿：セル領域（Ｚ）のＴｅｏｓ（＝テトラエチルオ
ルトケイ酸塩）、窒化物またはＴｅｏｓ−窒化物ｒｆ＃
（ＴＳ１）の上に、後にそれぞれバラクタの下側電極を
形成する１つのポリシリコン層（Ｐ１）が析出される。
平らなインプランテーシヨンまたは他のドーピング方法
によりこのポリシリコン層（Ｐ１）が導電性にされ、ま
た続いて、電界効果トランジスタのゲート電極が部分的
に覆われるように構造化される。電界効果トランジスタ
のソース（Ｓ）およびドレイン（Ｄ）電極を導電性にす
るために、ゲート電極（Ｇ）の間に位置するセル＠域内
のソースｗｉ域（Ｓ）はインプランテーションまたは他
のドーピング方法により、また“埋め込まれた接触部”
　（Ｂ　Ｃ）の下のドレイン領域（Ｄ）はドープされた
ポリシリコン層（Ｐ１）の拡散によりドープされる。
ＩＪＬ：次の過程では、バラクタのドープされたポリシ
リコン層（Ｐ１）とその後の過程で被覆すべきポリシリ
コンｆｆ１（Ｐ２）との間に必要な誘電体層（Ｄ２）が
酸化過程またはＣＶＤ　（−化学的莫着＝気相からの析
出）プロセスにより全セル領域（Ｚ）の上に析出される
。続いて全セル領域（Ｚ）の上に第２のポリシリコンｆ
ｆ（Ｐ２）が析出され、またドーピング方法によりドー
プされる。
ドープされたポリシリコン層（Ｐ２）はその後の過程で
のその構造化の後に誘電体Ｊｉｔ（Ｄ２）およびドープ
されたポリシリコンＦｉｔ（Ｐ１）と−緒にバラクタを
形成する。このバラクタはその構成形態に基づいて“積
み重ねられたキャパシタ”とも呼ばれる。
玉互皿：その後の過程でＣＶＤ（＝化学的蒸着−気和か
らの析出）プロセスを介してＴｅｏｓ（−テトラエチル
オルトケイ酸塩）およびホウ素−リン−ケイ酸ガラス層
（Ｂ　Ｐ　Ｓ　Ｇ）が絶縁層として析出され、その際に
ホウ素−リン−ケイ酸ガラス１（ＢＰＳＧ）は、セル領
域の上にこれまでの過程により生じたかど構造を最後の
接続金属化のために丸める役割をする。絶縁ｆｆ（ＢＰ
ＳＧ）は接続接触部（Ｋ）の範囲内で再び除去される。
その際にソース領域（Ｓ）への接続接触部（Ｋ）の接触
孔はゲート電極（Ｇ）の上に重なっていてよい。
この孔はソース領域（Ｓ）へのその後に形成される接触
面よりも大きくてよい、従って、接続接触部（Ｋ）を形
成するホト技術の調節の狂いの際にも、ゲート電極（Ｇ
）の酸化物側面（ｏ２）の間の全面が接触面として利用
され得る。
玉工皿：ソース領域（Ｓ）の上のその後に形成される接
続接触部（Ｋ）の範囲内のドープされたポリシリコン層
（Ｐ２）の後続のエッチング過程で、セル領域（Ｚ）の
上に１つの別のＴｏ　ｏ　ｓ、、　窒化物またはＴｅｏ
ｓ−窒化物層（Ｔｅ２）がＣＶＤ法により析出され、ま
た等方性エッチングを介してソース領域（Ｓ）のその後
に形成される接続接触部（Ｋ）の上で除去される。いま
、１つの別のエッチング過程で、ドープされたポリシリ
コン層（Ｐ２）がソース領域（Ｓ）の接続接触部（Ｋ）
の範囲内で、それ以外のポリシリコン層（Ｐ２）をｔ！
傷させることなく除去される。エッチング過程は専ら誘
電体ｆｆ１（Ｄｉ）およびＴｅｏｓ−窒化物層ｆ（ＴＳ
１）の上で停止する。上側のドープされたポリシリコン
層（Ｐ２）がソース領￥１（Ｓ）の接続接触部（Ｋ）と
電気的に接続されていないように、上側のドープされた
ポリシリコン層（Ｐ２）の側面はソース領域（Ｓ）のそ
の後に形成される接続接触部（Ｋ）の範囲内で酸化され
る。この過程におけるソース拡散領域（Ｓ）の酸化はＴ
ｅ０３ｓ窒化物または’ｌ’ｅｏｓ−窒化物層（ＴＳ１
）または誘電体層（Ｄ１）により阻止される。
続いて、短い異方性エッチングによりＴｅｏｓ（−テト
ラエチルオルトケイ酸塩）、窒化物またはＴｅｏｓ−窒
化物層（Ｔｅ２）自体またはその上に場合によっては存
在する薄い酸化物が除去される。接続接触部（Ｋ）の範
囲内にまだ存在する残留酸化物がエッチングにより除去
され、また最後に接続接触部（Ｋ）が金属化される。
１工皿：第１図中のすべての過程が、最後の過程を除い
て、ここで同じ（行われる。周縁範囲（Ｐ）は“積み重
ねられたキャパシタ”を有していないので、“埋め込ま
れた接触部”　（Ｂ　Ｃ）も必要でなく、またＴｅｏｓ
（＝テトラエチルオルトケイ酸塩）、窒化物またはＴ　
ｅ　ｏ　ｓ−窒化物層（ＴＳ１）は周縁範囲（Ｐ）の上
の１つの閉じられた表面を形成する。
１１辺：この過程は下記の例外を除いて第２図で行われ
る過程に相当する０周縁範囲内にはバラクタが収容され
ていないので、ドープされたポリシリコン層（Ｐ１）は
ここで再び完全に除去され得る。第１ＩＩ中でドレイン
領域（Ｄ）のドーピングの役割をしたドープされたポリ
シリコン層ｔ（ＰＬ）の拡散の代わりに、ソース領域（
Ｓ）およびドレイン領域（Ｄ）は共通にたとえばインプ
ランテーシヨンのような１つのドーピング方法によりド
ープされる。
築工皿：第８図で行われる過程は第３図で行われる過程
に相当するが、バラクタに一対するドープされたポリシ
リコン１ｆ（Ｐ２）がＴｅｏｓ（禦テトラエチルオルト
ケイ＃、塩）、窒化物またはＴｅ。
Ｓ−窒化物層（ＴＳ１）および誘電体層ｉ（Ｄ１）と同
じくソース（Ｓ）およびドレイン（Ｄ）領域の範囲内で
除去される。
Ｊ！ＬＬＥｌｊＣＶＤ（−化学的蒸着＝気相からの析出
）プロセスによりＴｅａｓ　　（−テトラエチルオルト
ケイ酸塩）およびホウ素−リン−ケイ酸ガラス層（Ｂ　
Ｐ　Ｓ　Ｇ）が絶縁層として析出され、またソース（Ｓ
）およびドレイン（Ｄ）領域に対するその後に形成され
る接続接触部（Ｋ）の範囲内で再び除去される。
ｔｕｉ：第５図中のセル領域（Ｚ）のソース領域（Ｓ）
の上のドープされたポリシリコンＦｉ（Ｐ２）の後続の
エッチング過程のために、周縁範囲（Ｐ）の上に１つの
別のＴｅｏｓ（＝テトラエチルオルトケイ酸塩）、窒化
物またはＴｅｏｓ−窒化物層（ＴＳ、２）がＣＶＤ　（
＝化学的蒸着＝気相からの析出）プロセスにより析出さ
れる。この屓は第５図中のポリシリコンｆｉｔ（Ｐ２）
の縁の酸化の際に接続接触部（Ｋ）のなかのソース−ド
レイン拡散領域（Ｓ、Ｄ）の酸化を阻止する。続いて、
短い異方性エッチングによりＴｅｏＳ　（−テトラエチ
ルオルトケイ酸塩）、窒化物またはＴｅｏｓ−窒化物Ｆ
ｆ（ＴＳ２）自体またはその上に場合によっては存在す
る薄い酸化物が除去される６周縁範囲（Ｐ）内のソース
（Ｓ）およびドレイン範囲（Ｄ）のその後に形成される
接続接触部（Ｋ）の範囲内にまだ存在する残留酸化物が
エッチングにより除去され、また最後に接続接触部（Ｋ
）が金属化される。
〔発明の効果〕
本発明により得られる利点は特に、バラクタの２つのポ
リシリコン層のより大きな重なり面積によるバラクタの
キャパシタンス利得にある。簡単な製造法によりすべて
の設計量がバラクタの上側および下側ポリシリコン層の
重なり間隔を例外としてホト技術の関節許容差に無関係
になる。
【図面の簡単な説明】
第１図ないし第５図はトランジスタバラクタ装置の製造
方法を１つのセル領域の断面により示す図、第６図ない
し第１０図は末男法で同時に形成される周縁範囲内のト
ランジスタを示す図である。 ＢＣ・・・埋め込まれた接触部、ＢＰＳＧ・・・ホウ素
−リン−ケイ酸ガラス層、Ｄ・・・ドレイン領域、ＤＩ
、Ｄ２・・・誘電体層、Ｇ・・・ゲート電極、Ｋ・・・
接続接触部、ＬＯＧ・・・絶縁層、０１・・・酸化物層
、０２・・・酸化物カバー、Ｐ・・・周縁範囲、Ｐｌ、
１．２・・・ドープされたポリシリコン層、Ｓ・・・ソ
ース領域、ＳＵ・・・基板、ＴＳＩ、ＴＳ２−Ｔｅｏｓ
−窒化物層、２・・・セル領域。 ＦＩｏ　１ ＦＩ０６ ＦＩｏ　７ Ｉ０８ ＦＩｏ９ ＩＧ１０

Claims (1)

  1. 【特許請求の範囲】 １）ドープされたシリコン基板（ＳＵ）上のダイナミッ
    ク半導体メモリ用のトランジスタバラクタ装置において
    、 ドープされたシリコン基板内に位置するソース（Ｓ）お
    よびドレイン（Ｄ）領域と全面を絶縁層で覆われたゲー
    ト電極（Ｇ）とを有する少なくとも１つの電界効果トラ
    ンジスタを含んでおり、そのソース領域（Ｓ）が直接に
    １つの接続部（Ｋ）により外部から接触可能であり、電
    界効果トランジスタのゲート電極（Ｇ）と重なっており
    、１つの誘電体層（Ｄ２）により互いに隔離された２つ
    のドープされたポリシリコン層（Ｐ１、Ｐ２）から成る
    “積み重ねられたキャパシタ”として構成されている少
    なくとも１つのバラクタを含んでおり、その最も上側の
    ポリシリコン層（Ｐ２）が外部から接触可能であり、ま
    た下側のポリシリコン層（Ｐ１）およびその側縁と重な
    り、またゲート電極（Ｇ）を覆い、また１つの絶縁層に
    より上側のドープされたポリシリコン層（Ｐ２）の側壁
    においてソース領域（Ｓ）への接続部（Ｋ）に対して絶
    縁されており、またその下側のポリシリコン層（Ｐ１）
    がゲート電極（Ｇ）と部分的に重なり、また酸化層（Ｏ
    １、Ｏ２）によりゲート電極（Ｇ）に対して絶縁されて
    おり、また電界効果トランジスタのドレイン領域（Ｄ）
    と接続されている ことを特徴とするトランジスタバラクタ装置。 ２）ゲート電極（Ｇ）のポリシリコン層が１つの酸化シ
    リコン層（Ｏ１、Ｏ２）により覆われていることを特徴
    とする特許請求の範囲第１項記載のトランジスタバラク
    タ装置。 ３）酸化シリコン層（Ｏ１、Ｏ２）により包まれたゲー
    ト電極（Ｇ）が窒化物、Ｔｅｏｓ（＝テトラエチルオル
    トケイ酸塩）またはＴｅｏｓ−窒化物層（ＴＳ１）によ
    り覆われていることを特徴とする特許請求の範囲第２項
    記載のトランジスタバラクタ装置。 ４） ａ）ＣＶＤ（＝化学的蒸着＝気相からの析出）プロセス
    により、全面を絶縁されたゲート電極（Ｇ）とソース（
    Ｓ）およびドレイン（Ｄ）領域とを有するセル領域（Ｚ
    ）の上にＴｅｏｓ（＝テトラエチルオルトケイ酸塩）、
    窒化物またはＴｅｏｓ−窒化物層（ＴＳ１）が析出され
    、また析出された層（ＴＳ１）が、計画されたドレイン
    領域（Ｄ）と計画されたバラクタとの間に１つの“埋め
    込まれた接触部”を作るため、電界効果トランジスタの
    計画された、ドレイン領域（Ｄ）の範囲の上で除去され
    、 ｂ）ポリシリコン層（Ｐ１）がセル領域（Ｚ）の上に被
    覆され、またポリシリコン層（Ｐ１）がインプランテー
    ションまたは他のドーピング方法によりドープされ、 ｃ）ポリシリコン層（Ｐ１）が、バラクタの下側のポリ
    シリコン層を形成しかつ電界効果トランジスタのゲート
    電極（Ｇ）を部分的に覆うように構造化され、 ｄ）酸化またはＣＶＤ（＝化学的蒸着＝気相からの析出
    ）プロセスによりセル領域（Ｚ）の上に誘電体層（Ｄ２
    ）が析出され、 ｅ）ポリシリコン層（Ｐ２）がセル領域（Ｚ）の上に被
    覆され、またポリシリコン層（Ｐ２）がインプランテー
    ションまたは他のドーピング方法によりドープされ、 ｆ）ＣＶＤ（＝化学的蒸着＝気相からの析出）プロセス
    によりＴｅｏｓ（＝テトラエチルオルトケイ酸塩）およ
    びホウ素−リン−ケイ酸ガラス層（ＢＰＳＧ）が析出さ
    れ、 ｇ）接続接触部（Ｋ）の上でＴｅｏｓ（＝テトラエチル
    オルトケイ酸塩）およびホウ素 −リン−ケイ酸ガラス層（ＢＰＳＧ）が除去され、 ｈ）ＣＶＤ（＝化学的蒸着＝気相からの析出）プロセス
    により薄いＴｅｏｓ（＝テトラエチルオルトケイ酸塩）
    、窒化物またはＴｅｏｓ−窒化物層（ＴＳ２）が析出さ
    れ、この層が電界効果トランジスタのソース領域（Ｓ）
    の範囲内で等方性エッチングにより除去され、 ｉ）電界効果トランジスタのソース領域（Ｓ）の範囲内
    で、ドープされたポリシリコン層 （Ｐ２）がエッチングされ、このエッチン グは誘電体層（Ｄ１）およびＴｅｏｓ−窒 化物層（ＴＳ１）の上で停止し、 ｊ）バラクタの上側のドープされたポリシリコン層（Ｐ
    ２）の側縁が電界効果トランジ スタのソース領域（Ｓ）の範囲内で、ソー ス領域（Ｓ）への接続接触部（Ｋ）とバラ クタの上側のポリシリコン層（Ｐ２）との 間の絶縁を達成するため酸化され、 ｋ）異方性エッチングによりＴｅｏｓ（＝テトラエチル
    オルトケイ酸塩）、窒化物また はＴｅｏｓ−窒化物層（ＴＳ２）の上の酸 化層が除去され、続いてＴｅｏｓ（＝テト ラエチルオルトケイ酸塩）、窒化物または Ｔｅｏｓ−窒化物層（ＴＳ２）が除去され、ｌ）酸化層
    が電界効果トランジスタのソース領域（Ｓ）の接続接触
    部（Ｋ）、バラクタ の上側のドープされたポリシリコン層（Ｐ ２）およびゲート電極（Ｇ）の範囲内でエ ッチングにより除去され、 ｍ）接続接触部（Ｋ）が金属化される ことを特徴とするトランジスタバラクタ装置の製造方法
    。 ５）過程ｇ）で接触孔が、ゲート電極（Ｇ）と重なって
    いてよいＴｅｏｓ（＝テトラエチルオルトケイ酸塩）お
    よびホウ素−リン−ケイ酸ガラス層（ＢＰＳＧ）のなか
    にエッチングにより形成されることを特徴とする特許請
    求の範囲第４項記載のトランジスタバラクタ装置の製造
    方法。 ６）過程ｃ）とｄ）との間で電界効果トランジスタのソ
    ース領域（Ｓ）がセル領域（Ｚ）のなかへ植え込まれ、
    またバラクタの下側のドープされたポリシリコン層（Ｐ
    １）の拡散により電界効果トランジスタのドレイン領域
    （Ｄ）がセル領域（Ｚ）のなかに形成されることを特徴
    とする特許請求の範囲第４項または第５項記載のトラン
    ジスタバラクタ装置の製造方法。 ７）過程ａ）とｂ）との間で電界効果トランジスタのソ
    ース領域（Ｓ）およびドレイン領域（Ｄ）がセル領域（
    Ｚ）のなかへ植え込まれることを特徴とする特許請求の
    範囲第４項または第５項記載のトランジスタバラクタ装
    置の製造方法。 ８）過程ｋ）とｌ）との間で電界効果トランジスタのソ
    ース領域（Ｓ）がセル領域（Ｚ）のなかへ植え込まれ、
    またバラクタの下側のドープされたポリシリコン層（Ｐ
    １）の拡散により電界効果トランジスタのドレイン領域
    （Ｄ）がセル領域（Ｚ）のなかに形成されることを特徴
    とする特許請求の範囲第４項または第５項記載のトラン
    ジスタバラクタ装置の製造方法。
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