JPS6373774A - デジタルビデオ信号処理回路 - Google Patents
デジタルビデオ信号処理回路Info
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- JPS6373774A JPS6373774A JP61217839A JP21783986A JPS6373774A JP S6373774 A JPS6373774 A JP S6373774A JP 61217839 A JP61217839 A JP 61217839A JP 21783986 A JP21783986 A JP 21783986A JP S6373774 A JPS6373774 A JP S6373774A
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- JP
- Japan
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- signal
- limiter
- digital video
- video signal
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 17
- 230000003111 delayed effect Effects 0.000 description 5
- 238000010894 electron beam technology Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Television Signal Processing For Recording (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデジタルビデオ信号処理回路に係り、特に、Ｖ
ＴＲ等においてデジタル化されたビデオ信号のアパーチ
ャ補正又は画質補正を行なう処理回路に関する。
ＴＲ等においてデジタル化されたビデオ信号のアパーチ
ャ補正又は画質補正を行なう処理回路に関する。
従来の技術
テレビジョンカメラやブラウン管は電子ビーム走査によ
って画面を検出したり構成したりしているが、この電子
ビームは大きさが有限であるために、画像における明暗
の鋭い変化は所謂ぼかされて出力される。このボケを補
正するために、従来アパーチャ補正が行なわれる。
って画面を検出したり構成したりしているが、この電子
ビームは大きさが有限であるために、画像における明暗
の鋭い変化は所謂ぼかされて出力される。このボケを補
正するために、従来アパーチャ補正が行なわれる。
又、家庭用ＶＴＲ等では輝度信号帯域が放送信号帯域よ
り狭いため、画像の鮮明度を増す目的でエンハンスが行
なわれる。
り狭いため、画像の鮮明度を増す目的でエンハンスが行
なわれる。
第９図は従来のアパーチャ補正回路の一例（ディレィラ
インを１個使用）のブロック系統図を示す。同図におい
て、端子１に入来したビデオ信号ｈ（第１０図＜Ａ））
はバッファ２、整合抵抗３を介してディレィライン４に
供給され、τ遅延されて信号ｊ（同図（Ｃ））とされる
。この場合、ディレィライン４の出力側に整合抵抗がな
いと信号はこの出力側で反射を起して入力側に戻され、
入力側信号と合成されて信号ｉ（同図（Ｂ））とされる
。信号１は、信号りと信号りを２τ遅延した信号との和
の波形をなす。信号ｊは減算器５に供給されて信号ｉを
減算されて信号ｋ（同図＜Ｄ））とされる。信号ｊと信
号にとは加算器６にて加算されてアパーチャ補正信号１
同図（Ｅ））とされ、端子７より取出される。
インを１個使用）のブロック系統図を示す。同図におい
て、端子１に入来したビデオ信号ｈ（第１０図＜Ａ））
はバッファ２、整合抵抗３を介してディレィライン４に
供給され、τ遅延されて信号ｊ（同図（Ｃ））とされる
。この場合、ディレィライン４の出力側に整合抵抗がな
いと信号はこの出力側で反射を起して入力側に戻され、
入力側信号と合成されて信号ｉ（同図（Ｂ））とされる
。信号１は、信号りと信号りを２τ遅延した信号との和
の波形をなす。信号ｊは減算器５に供給されて信号ｉを
減算されて信号ｋ（同図＜Ｄ））とされる。信号ｊと信
号にとは加算器６にて加算されてアパーチャ補正信号１
同図（Ｅ））とされ、端子７より取出される。
第１１図は従来回路の他の例（ディレィラインを２個使
用）のブロック系統図を示す。同図において、端子１に
入来したビデオ信号はバッフ１２、整合°抵抗３１にて
信号ｍ（第１２図（Ａ））とされ、遅延時間τのディレ
ィライン４１にて信号ｎ（同図（Ｂ））とされて更に同
じ遅延時間でのディレィライン４２にて信号Ｏ（同図（
Ｃ））とされる。信号Ｏと信号ｍとは加算器８にて加算
された後１７２レベル回路９にてレベルを１／２にされ
て信号ｐ（同図（Ｄ））とされ、減算器１０にて信号ｎ
を減算されて信号ｑ（同図（Ｅ）〉とされる。信号ｑと
信号ｎとは加算器１１にて加睦されてアパーチャ補正信
号ｒ（同図（Ｆ））とされ、端子７より取出される。
用）のブロック系統図を示す。同図において、端子１に
入来したビデオ信号はバッフ１２、整合°抵抗３１にて
信号ｍ（第１２図（Ａ））とされ、遅延時間τのディレ
ィライン４１にて信号ｎ（同図（Ｂ））とされて更に同
じ遅延時間でのディレィライン４２にて信号Ｏ（同図（
Ｃ））とされる。信号Ｏと信号ｍとは加算器８にて加算
された後１７２レベル回路９にてレベルを１／２にされ
て信号ｐ（同図（Ｄ））とされ、減算器１０にて信号ｎ
を減算されて信号ｑ（同図（Ｅ）〉とされる。信号ｑと
信号ｎとは加算器１１にて加睦されてアパーチャ補正信
号ｒ（同図（Ｆ））とされ、端子７より取出される。
以上第９図及び第１１図に示す従来回路はアナログビデ
オ信号に対応した回路であるが、第１１図示の回路はデ
ジタルビデオ信号にも対応し得る。
オ信号に対応した回路であるが、第１１図示の回路はデ
ジタルビデオ信号にも対応し得る。
発明が解決しようとする問題点
上記従来回路は、第１０図（Ｅ）２第１２図（Ｆ）より
明らかな如く、リンギングやスミア（リンギング部分の
幅が広いとスミアになる）を発生し易く、特に、色差信
号やコンポーネント信号に補正を行なうと色のリンギン
グを発生し、又、特に入力信号にノイズが重畳されてい
る場合、ＳＮ比が悪化する等の問題点があった。
明らかな如く、リンギングやスミア（リンギング部分の
幅が広いとスミアになる）を発生し易く、特に、色差信
号やコンポーネント信号に補正を行なうと色のリンギン
グを発生し、又、特に入力信号にノイズが重畳されてい
る場合、ＳＮ比が悪化する等の問題点があった。
本発明は、リンギングやスミアを生じないアパーチャ補
正又は画質捕正信号を得ることができるデジタルビデオ
信号処理回路を提供することを目的とする。
正又は画質捕正信号を得ることができるデジタルビデオ
信号処理回路を提供することを目的とする。
問題点を解決するための手段
第１図において、遅延回路２１．高域強調フィルタ２３
は、入力デジタルビデオ信号を所定遅延時間遅延させて
かつ該入力デジタルビデオ信号の１ｓ域を強調させた第
１の信号と、該入力デジタルビデオ信号を該所定遅延時
間の２倍の遅延時間遅延させた第２の信号とを得る遅延
手段、コンパレータ２２．スイッチＳ＋ 、Ｓ２は上記
入力デジタルビデオ信号データと上記第２の信号データ
とをレベル比較してレベルの大きい方の信号データを選
択して取出す一方、レベルの小さい方の信号データを選
択して取出す選択手段、リミッタ２４は選択手段によっ
て選択された該レベルの大きい方の信号データをリミッ
タレベルとして上記第１の信号データをリミットする第
１の制限手段、リミッタ２５は選択手段によって選択さ
れた上記レベルの小さい方の信号データをリミッタレベ
ルとしてリミッタ２４の出力信号データをリミットする
第２の制限手段の各−実施例である。
は、入力デジタルビデオ信号を所定遅延時間遅延させて
かつ該入力デジタルビデオ信号の１ｓ域を強調させた第
１の信号と、該入力デジタルビデオ信号を該所定遅延時
間の２倍の遅延時間遅延させた第２の信号とを得る遅延
手段、コンパレータ２２．スイッチＳ＋ 、Ｓ２は上記
入力デジタルビデオ信号データと上記第２の信号データ
とをレベル比較してレベルの大きい方の信号データを選
択して取出す一方、レベルの小さい方の信号データを選
択して取出す選択手段、リミッタ２４は選択手段によっ
て選択された該レベルの大きい方の信号データをリミッ
タレベルとして上記第１の信号データをリミットする第
１の制限手段、リミッタ２５は選択手段によって選択さ
れた上記レベルの小さい方の信号データをリミッタレベ
ルとしてリミッタ２４の出力信号データをリミットする
第２の制限手段の各−実施例である。
作用
リミッタ２４にてスイッチＳ１により選択出力される信
号Ｃ（第２図（Ｃ））をリミッタレベルとして高域強調
フィルタ２３の出力信号ｅ（同図（Ｅ））をリミットし
、リミッタ２５にてスイッチＳ２により選択出力される
信号ｄ（同図（Ｄ））をリミッタレベルとしてリミッタ
２４の出力信号ｆ（同図（Ｆ））をリミットすることに
より、リンギングやスミアのない補正信号を得ることが
できる。
号Ｃ（第２図（Ｃ））をリミッタレベルとして高域強調
フィルタ２３の出力信号ｅ（同図（Ｅ））をリミットし
、リミッタ２５にてスイッチＳ２により選択出力される
信号ｄ（同図（Ｄ））をリミッタレベルとしてリミッタ
２４の出力信号ｆ（同図（Ｆ））をリミットすることに
より、リンギングやスミアのない補正信号を得ることが
できる。
実施例
第１図は本発明回路の第１実施例のブロック系統図を示
す。以下、扱うビデオ信号はデジタルビデオ信号である
が、デジタルビデオ信号であると波形がわからないので
、仮にアナログビデオ信号の波形で表記することにする
。端子２０に入来したビデオ信号ａ（第２図（Ａ））は
遅延時間２Δｔの遅延回路２１にて時間２Δを遅延され
て信号ｂ（同図（Ｂ））とされてコンパレータ２２に供
給される一方、そのままコンパレータ２２に供給される
。コンパレータ２２にて信号ａ、ｂの各データについて
レベルが比較され、信号ａ、 ｂのレベルの大きい方の
信号データを選択するようにスイッチＳ１の端子４０口
を切換える一方、信号ａ、ｂのレベルの小さい方の信号
データを選択するようにスイッチＳ２の端子ハ、二を切
換える。
す。以下、扱うビデオ信号はデジタルビデオ信号である
が、デジタルビデオ信号であると波形がわからないので
、仮にアナログビデオ信号の波形で表記することにする
。端子２０に入来したビデオ信号ａ（第２図（Ａ））は
遅延時間２Δｔの遅延回路２１にて時間２Δを遅延され
て信号ｂ（同図（Ｂ））とされてコンパレータ２２に供
給される一方、そのままコンパレータ２２に供給される
。コンパレータ２２にて信号ａ、ｂの各データについて
レベルが比較され、信号ａ、 ｂのレベルの大きい方の
信号データを選択するようにスイッチＳ１の端子４０口
を切換える一方、信号ａ、ｂのレベルの小さい方の信号
データを選択するようにスイッチＳ２の端子ハ、二を切
換える。
これにより、スイッチＳ１からは信号Ｃ（同図（Ｃ））
のデータ、スイッチＳ２からは信号ｄ（同図（Ｄ））の
データが夫々取出される。
のデータ、スイッチＳ２からは信号ｄ（同図（Ｄ））の
データが夫々取出される。
一方、ビデオ信号ａは遅延時間Δｔで第３図に示す周波
数特性を有する高域強調フィルタ２３にて時間Δを遅延
され、かつ、高域強調されて信号ｅ（信号（Ｅ））とさ
れる。高域強調フィルタ２３は第４図に示すトランスバ
ーサルフィルタにて構成されており、この場合、位相特
性は直線である方が高画質を得ることができる。第４図
中、ＤＬはディレィライン、ｋ、〜ｋＴＩは係数回路を
示す。
数特性を有する高域強調フィルタ２３にて時間Δを遅延
され、かつ、高域強調されて信号ｅ（信号（Ｅ））とさ
れる。高域強調フィルタ２３は第４図に示すトランスバ
ーサルフィルタにて構成されており、この場合、位相特
性は直線である方が高画質を得ることができる。第４図
中、ＤＬはディレィライン、ｋ、〜ｋＴＩは係数回路を
示す。
信号ｃ、ｅはリミッタ２４゛に供給され、ここで、信号
ｅのデータは信号Ｃのデータをリミッタレベルとしてリ
ミットされ、特に上側リンギングを除去された信号ｆ（
同図（Ｆ））とされる一方、信号ｆ、ｄのデータはリミ
ッタ２５に供給され、ここで、信号ｆのデータは信号ｄ
のデータをリミッタレベルとしてリミットされ、特に下
側リンギングを除去された信号ｇ（同図（Ｇ））とされ
、アパーチャ補正信号として端子２６より取出される。
ｅのデータは信号Ｃのデータをリミッタレベルとしてリ
ミットされ、特に上側リンギングを除去された信号ｆ（
同図（Ｆ））とされる一方、信号ｆ、ｄのデータはリミ
ッタ２５に供給され、ここで、信号ｆのデータは信号ｄ
のデータをリミッタレベルとしてリミットされ、特に下
側リンギングを除去された信号ｇ（同図（Ｇ））とされ
、アパーチャ補正信号として端子２６より取出される。
信号９は立上り及び立下りが急峻であり、しかも、その
エツジ部分において上側及び下側リンギングが除去され
ている。つまり、信号Ｑは信号ａの立上り及び立下りが
急峻になった信号である。
エツジ部分において上側及び下側リンギングが除去され
ている。つまり、信号Ｑは信号ａの立上り及び立下りが
急峻になった信号である。
第５図は従来回路及び本発明回路の夫々の出力信号波形
を示す図で、同図中、実線は本発明回路による出力信号
Ｑ、破線は従来回路による出力信号で実質的には本発明
回路における信号ｅと同じである。同図より明らかな如
く、本発明回路による出力信号Ｑは、従来回路による信
号と同じ傾斜を持ちながらリンギングやスミアを発生し
ないことがわかる。
を示す図で、同図中、実線は本発明回路による出力信号
Ｑ、破線は従来回路による出力信号で実質的には本発明
回路における信号ｅと同じである。同図より明らかな如
く、本発明回路による出力信号Ｑは、従来回路による信
号と同じ傾斜を持ちながらリンギングやスミアを発生し
ないことがわかる。
ところで、ノイズを重畳された入力信ｊｉ３ ａＩ（第
６図（Ａ））が入来した場合、高域強調フイルタ２３の
出力信号ｅＬ （実質的に従来回路の出力信号）は同
図（Ｃ）に示す如くノイズが大きく強調されるが、リミ
ッタ２５の出力信号Ｑ′は同図（Ｂ）に示す如くノイズ
成分及び上側及び下側リンギングを除去された信号とさ
れる。この場合、リミッタ２４．２５の各リミッタレベ
ルに用いる信号のＳＮ比は入力信号のＳＮ比と同じであ
るため、入力信号にノイズが重畳されていても平坦部に
おけるＳＮ比は劣化することはない。
６図（Ａ））が入来した場合、高域強調フイルタ２３の
出力信号ｅＬ （実質的に従来回路の出力信号）は同
図（Ｃ）に示す如くノイズが大きく強調されるが、リミ
ッタ２５の出力信号Ｑ′は同図（Ｂ）に示す如くノイズ
成分及び上側及び下側リンギングを除去された信号とさ
れる。この場合、リミッタ２４．２５の各リミッタレベ
ルに用いる信号のＳＮ比は入力信号のＳＮ比と同じであ
るため、入力信号にノイズが重畳されていても平坦部に
おけるＳＮ比は劣化することはない。
第８図は本発明回路の第２実施例のブロック系統図を示
し、同図中、第１図と同一構成部分には同一番号を付し
てその説明を省略する。高域強調フィルタ２７は第８図
に示すトランスバーサルフィルタにて構成されており、
各ディレィラインＤＬを介して取出された信号を遅延出
力すとする一方、加算器ＡＤＤの出力信号を高域強調出
力ｅとする。
し、同図中、第１図と同一構成部分には同一番号を付し
てその説明を省略する。高域強調フィルタ２７は第８図
に示すトランスバーサルフィルタにて構成されており、
各ディレィラインＤＬを介して取出された信号を遅延出
力すとする一方、加算器ＡＤＤの出力信号を高域強調出
力ｅとする。
なお、高域強調フィルタ２３．２７における係数回路ｋ
ｏ−ｋＴｌを外部から可変し得る構成とすれば、高域強
調口を任意に設定し得る。
ｏ−ｋＴｌを外部から可変し得る構成とすれば、高域強
調口を任意に設定し得る。
又、第１図、第７図において、スイッチＳ＋。
Ｓ２で選択される信号を前記各実茄例とは逆にし、リミ
ッタ２４で下側リンギングを、リミッタ２５で上側リン
ギングを夫々除去するようにしてもよい。
ッタ２４で下側リンギングを、リミッタ２５で上側リン
ギングを夫々除去するようにしてもよい。
発明の効果
本発明回路によれば、リンギングやスミアを生じるよう
なことがなく、色差信号やコンポーネント信号に補正を
行なっても色のリンギングを生じることはなく、又、Ｓ
Ｎ比を従来装置に比して高くとり得、ＳＮ比が悪化しな
いのでその分だけ高域強調量を従来回路に比して大きく
設定し得、又、回路構成が簡単でＩＣ化し易い等の特長
を有する。
なことがなく、色差信号やコンポーネント信号に補正を
行なっても色のリンギングを生じることはなく、又、Ｓ
Ｎ比を従来装置に比して高くとり得、ＳＮ比が悪化しな
いのでその分だけ高域強調量を従来回路に比して大きく
設定し得、又、回路構成が簡単でＩＣ化し易い等の特長
を有する。
第１図及び第２図は夫々本発明回路の第１実廠例のブロ
ック系統図及びその信号波形図、第３図及び第４図は夫
々高域強調フィルタの周波数特性図及び具体的ブロック
系統図、第５図及び第６図は本発明回路と従来回路との
信号波形を比較する図、第７図及び第８図は夫々本発明
回路の第２実施例のブロック系統図及びその高域強調フ
ィルタの具体的ブロック系統図、第９図及び第１０図は
夫々従来回路の一例のブロック系統図及びその信号波形
図、第１１図及び第１２図は夫々従来回路の他の例のブ
ロック系統図及びその信号波形図である。 ２０・・・デジタルビデオ信号入力端子、２１・・・遅
延回路、２２・・・コンパレータ、２３．２７・・・高
域強調フィルタ、２４．２５・・・リミッタ、２６・・
・出力端子、Ｓ＋ 、Ｓ２・・・スイッチ。 特許出願人 日本ビクター株式会社 第 ５Ｉ２１ 第６図
ック系統図及びその信号波形図、第３図及び第４図は夫
々高域強調フィルタの周波数特性図及び具体的ブロック
系統図、第５図及び第６図は本発明回路と従来回路との
信号波形を比較する図、第７図及び第８図は夫々本発明
回路の第２実施例のブロック系統図及びその高域強調フ
ィルタの具体的ブロック系統図、第９図及び第１０図は
夫々従来回路の一例のブロック系統図及びその信号波形
図、第１１図及び第１２図は夫々従来回路の他の例のブ
ロック系統図及びその信号波形図である。 ２０・・・デジタルビデオ信号入力端子、２１・・・遅
延回路、２２・・・コンパレータ、２３．２７・・・高
域強調フィルタ、２４．２５・・・リミッタ、２６・・
・出力端子、Ｓ＋ 、Ｓ２・・・スイッチ。 特許出願人 日本ビクター株式会社 第 ５Ｉ２１ 第６図
Claims (6)
- （１）入力デジタルビデオ信号を所定遅延時間遅延させ
てかつ該入力デジタルビデオ信号の高域を強調させた第
１の信号と、該入力デジタルビデオ信号を該所定遅延時
間の２倍の遅延時間遅延させた第２の信号とを得る遅延
手段と、上記入力デジタルビデオ信号データと上記第２
の信号データとをレベル比較してレベルの大きい方の信
号データを選択して取出す一方、レベルの小さい方の信
号データを選択して取出す選択手段と、該選択手段によ
って選択された該レベルの大きい方の信号データをリミ
ッタレベルとして上記第１の信号データをリミットする
第１のリミッタと、上記選択手段によって選択された上
記レベルの小さい方の信号データをリミッタレベルとし
て該第１のリミッタの出力信号データをリミットする第
２のリミッタとよりなることを特徴とするデジタルビデ
オ信号処理回路。 - （２）該遅延手段は、該第１の信号を得る高域強調フィ
ルタと該第２の信号を得る遅延回路とにて別々に構成し
てなることを特徴とする特許請求の範囲第１項記載のデ
ジタルビデオ信号処理回路。 - （３）該遅延手段は、該第１の信号を得る高域強調フィ
ルタ部と該第２の信号を得る遅延回路部とを共用して構
成してなることを特徴とする特許請求の範囲第１項記載
のデジタルビデオ信号処理回路。 - （４）入力デジタルビデオ信号を所定遅延時間遅延させ
てかつ該入力デジタルビデオ信号の高域を強調させた第
１の信号と、該入力デジタルビデオ信号を該所定遅延時
間の２倍の遅延時間遅延させた第２の信号とを得る遅延
手段と、上記入力デジタルビデオ信号データと上記第２
の信号データとをレベル比較してレベルの大きい方の信
号データを選択して取出す一方、レベルの小さい方の信
号データを選択して取出す選択手段と、該選択手段によ
って選択された該レベルの小さい方の信号データをリミ
ッタレベルとして上記第１の信号データをリミットする
第１のリミッタと、上記選択手段によって選択された上
記レベルの大きい方の信号データをリミッタレベルとし
て該第１のリミッタの出力信号データをリミットする第
２のリミッタとよりなることを特徴とするデジタルビデ
オ信号処理回路。 - （５）該遅延手段は、該第１の信号を得る高域強調フィ
ルタと該第２の信号を得る遅延回路とにて別々に構成し
てなることを特徴とする特許請求の範囲第４項記載のデ
ジタルビデオ信号処理回路。 - （６）該遅延手段は、該第１の信号を得る高域強調フィ
ルタ部と該第２の信号を得る遅延回路部とを共用して構
成してなることを特徴とする特許請求の範囲第４項記載
のデジタルビデオ信号処理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61217839A JPS6373774A (ja) | 1986-09-16 | 1986-09-16 | デジタルビデオ信号処理回路 |
| DE87308106T DE3786623T2 (de) | 1986-09-16 | 1987-09-14 | Schaltung zur Verarbeitung vom Videosignal. |
| EP87308106A EP0260913B1 (en) | 1986-09-16 | 1987-09-14 | Video signal processing circuit |
| KR1019870010183A KR910008922B1 (ko) | 1986-09-16 | 1987-09-15 | 디지탈 비디오 신호처리 회로 |
| US07/096,997 US4853783A (en) | 1986-09-16 | 1987-09-16 | Video signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61217839A JPS6373774A (ja) | 1986-09-16 | 1986-09-16 | デジタルビデオ信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6373774A true JPS6373774A (ja) | 1988-04-04 |
Family
ID=16710563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61217839A Pending JPS6373774A (ja) | 1986-09-16 | 1986-09-16 | デジタルビデオ信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6373774A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491520A (en) * | 1993-06-24 | 1996-02-13 | Victor Company Of Japan, Ltd. | Contour correcting circuit for sharpening rising and falling edges of video signals |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58219872A (ja) * | 1982-06-15 | 1983-12-21 | Pioneer Electronic Corp | 輪郭補正回路 |
-
1986
- 1986-09-16 JP JP61217839A patent/JPS6373774A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58219872A (ja) * | 1982-06-15 | 1983-12-21 | Pioneer Electronic Corp | 輪郭補正回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491520A (en) * | 1993-06-24 | 1996-02-13 | Victor Company Of Japan, Ltd. | Contour correcting circuit for sharpening rising and falling edges of video signals |
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