JPS6374094A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本弁明は、表示器を構成する表示素子が７１〜リクス状
に接続された表示装置に関し、詳しくはそのフリッカ周
期に関するものである。

［従来の技術１ 従来において、多数の表示素子を用いて各種別器の状態
や処理結果等を表示でる表示装置では、表示素子での浦
費電力を節約するために、多数の表示素子をｍ列ｎ行の
マトリクス状に接続し、各表示素子を行単位で時分割駆
動する構成がとられることが多い。

そこで、このような表示装置では、従来、ｍ×ｎ個の表
示素子をｍ列ｎ行のマトリクス状に接続した表示器の他
に、各行の表示タイミングを指示するタイミング信号を
出力するデコーダと、ｍ×ｎ個の表示素子に対する点灯
または消灯の表示信号を設定する処Ｊ！！！回路と、前
記デコーダに対し各行の表示タイミングを表わすエンコ
ード（８号を入力すると共に、前記処理回路から設定さ
れｌζ表示信号を各行の表示タイミングに同期して行単
位で前記表示器に供給する制御回路とを設け、ｍ×ｎ個
の表示素子の点灯または消灯をｍｇずつ同時に、かつ行
単位で時分開側ｕＯするように構成している。

ところで、このような表示装置において、ｍ×ｎ個の表
示素子のうち任意の表示素子を所定周期で点滅（フリッ
カ）させる必要が生じた時には、処理回路でフリッカ周
期を計時すると共に、制御回路内に設定した該当表示素
子の表示信号をフリッカ周期で゛′点灯″または“消灯
”の信号に切替えるようにしている。

［発明が解決しようとする問題点］ ところが、上記のようにして任意の表示素子に対するフ
リッカ制御を行った場合、処理回路では■フリッカ周期
の計時、■該当表示素子に対する表示信号の切替え設定
という処理を行なわなければならないため、処理回路の
負担が増大し、表示制御以外の他の処理のスルーブツト
が低下するという問題があった。

本発明の目的は、処理回路の負担を増大させることなく
表示素子のフリッカ制御を行うことができる表示装置を
提供することにある。

［問題点を解決するための手段］ 本発明は、処理回路からｍ×ｎ個の表示素子のうち任意
の表示素子に対するフリッカ信号を出力させると共に、
該フリッカ信号を行単位で記憶し、制御回路から出力さ
れるエンコード信号によって行単位で出力するレジスタ
と、該レジスタから出力される行単位のフリッカ信号を
所望のフリッカ周期で出力する第１のゲート回路と、該
第１のゲート回路の出力信号と前記制御回路から出力さ
れる表示信号との論理積信号を表示器に対する表示信号
として出力する第２のゲート回路とを設け、前記処理回
路によってフリッカ信号が設定された表示素子を所望の
フリッカ周期で点滅させるように構成したものである。

［作用コ レジスタには、フリッカさせるべき任意の表示素子のフ
リッカ信号が処理回路から設定記憶させる。このフリッ
カ信号は制クリ回路から出力されるエンコード信号によ
って行単位で読出され、第１のゲート回路を介して所望
のフリッカ周期で出力される。そして、この第１のゲー
ト回路の出力信号と該当表示素子に対する表示信号との
論理積が第２ゲート回路で求められることにより、表示
信号が゛点灯”であれば該パ点灯″の表示信号がフリッ
カ信号によって所望のフリッカ周期て゛′消灯パと″点
灯”の状態に切替えられて表示器に入力される。

これにより、任意の表示素子が所望のフリッカ周期で点
滅するようになる。

従って、処理回路はフリッカさゼるべぎ表示素子のフリ
ッカ信号をレジスタに設定しておくだけでよく、負担が
軽くなる。

［実施例コ 第１図は本発明の一実施例を示す回路図である。

同図において、１はｍ＝６．ｎ−８の合言１４８個の表
示素子ＬＤ１１〜Ｌ　Ｄ　１６．・・・し［）８１〜し
［）８６を６列８行のマトリクス状に接続しｌζ表示器
、２は各行の表示素子に対する表示タイミングを指示す
るタイミング信号ＳＣ１〜ＳＣ８を出力し、トランジス
タＱ１〜Ｑ８を介して各行の表示素子を１行単位でｌ＜
ｆ４初づ゛るデコーダ、３は６×８個の表示素子に対す
る点灯または消灯の表示信号とフリッカ信号を設定する
処理回路、４は＋ｉｊ前記デコーダ２に対し各行の表示
タイミングを表わす３ビットのエンコード信号Ｓｏ、３
１．Ｓ２を入力すると共に、ｎｉ前記処理回路３から設
定された表示信号を各行の表示タイミングに同期して行
単位でＤＬＩ〜ＤＬ６として出力する制御回路、５は処
理回路３から出力される行単位のフリッカ信号ＤＴＯ〜
Ｄ第６を記憶し、制御回路４から出力されるエンコード
信号ＳＯ〜Ｓ２が読出しアドレス信号として入力される
ことによって記憶したフリッカ信号ＤＴＯ−ＤＴ６を信
号ＦＤＬＩ〜ＦＤ１Ｇとして行単位で出力するレジスタ
、６は所定周期のクロック信号ＣＬＫを発生する発振器
、７はクロック信号ＣＬＫを分周して所望の周期のフリ
ッカ周期信号ＦＴを出力する分周回路、８は６個のナン
ドゲ−ｌ−Ｇ　１〜ＧＧとから成り、レジスタ５から出
力されたフリッカ信号ＦＤＬ１〜ＦＤＬ１３をフリッカ
周期信号ＦＴの周期で出力する第１のゲート回路、９は
ナントゲートＧ７〜Ｇ１２から成り、第１ゲート回路の
出力信号と制御回路４から出力される表示信号ＤＬ１〜
Ｄ［−６との論理積信号を求め、表示器１の列Ｉ！＋１
の駆！Ｆｌｌｌ線に並列に入力する第２のゲート回路で
ある。

以上の構成において、処理回路３は６×８＠の表示素子
のうち点灯すべき表示素子に対しては“４１１１、消灯
すべき表示素子に対しては″ＯＰＩの表示信号を制御回
路４に設定する。また、フリッカさせるべき表示素子に
対しては“＋　１１１、フリッカさせない表示素子に対
してはＯ″のフリッカ信号を設定し、該信号を行単位で
ＤＴＯ〜ＤＴ６としてレジスタ５の古込みデータ入力端
子に入力し、さらに各フリッカ信号の書込みアドレスを
指定する信号をレジスタ５の害込みアドレス入力端子に
入力する。

これによって、各表示素子に対する表示信号とフリッカ
（ｇ号が制御回路４とレジスタ５にそれぞれ設定される
。

一方、制御回路４は発振器６から出力されるクロック信
号ＣＬＫを基に１０進表示ｒＯＪから「７」まで繰返し
変化する３ピッ］−のエンコード信号ＳＯ〜＄２を出力
してデコーダ２に入力し、デコーダ２に解読させて表示
回路１の行方向の駆ｖＪ線を選択するタイミング信号Ｓ
Ｃ１〜ＳＣ８を出力させている。そこで、この状態で処
理回路３から６×８個の表示素子に対する表示１を号が
設定されると、制御回路４は該表示信号を行単位で信号
ＯＬ１〜ＤＬ６としてエンコード信号ＳＯ〜Ｓ２の変化
タイミングに同期して、すなわち第１行目の表示信号に
ついては信号ＳＯ〜＄２の１０進表示値が「ｉ」を示す
タイミングで時分割出力し、該信号ＤＬ１〜ＤＬ（ｉを
第２グー！・回路９に入力する。

一方また、分周回路７はクロック信号ＣＬＫを分周して
所望周期のフリッカ周期信号ＦＴを形成し、該（１−Ｊ
号ＦＴを第１ゲート回路８に入力する。

また、レジスタ５はフリッカ信号の出込み設定後はエン
コード信号ＳＯ〜Ｓ２が読出しアドレス信号として入力
されることにより、各表示素子のフリッカ信号を行単位
で時分割に出力する。すなわち、エンコード信￥”３Ｓ
Ｏ−８２の１０進表示値が「ｊｊの時には１行日の表示
素子しＤ１１〜ｌ−［）ｉ６に対するフリッカ化Ｊ？ｊ
を、［ｉ　＋Ｉ　Ｊの時には「ｉ　＋Ｉ　Ｊ行目の表示
素子Ｄ（ｉ＋１）１〜ＬＤ（ｉ　＋１　）６に対するフ
リッカ信号を時分ス１［に出力する。

この各行毎のフリッカ信号ＦＤＬ１〜ＦＤＬｆ３は第１
ゲート回路８でフリッカ周期信号ＦＴとの論理積がとら
れることにより、信号ＦＴの周期毎に第２グー１〜回路
９に入力される。

すると、第２グー１回路９ではそれぞれ同一行で、かつ
同一列の表示信号とフリッカ信号との論理積がとられ、
その結果が表示器１の列側の駆動、腺に入力される。

従って、第１ゲート回路８から出力されるフリッカ信号
をＦＤＬ１’〜ＦＤＬ６’とすると、ＤＬＩ　ＸＦＤＬ
１’＝１ ＤＬ２　ＸＦＤＬ２’＝１ Ｄ１６ＸＦＤ１６“−１ となる条件が成立した列についてのみ表示器１の列側の
駆動線が“Ｏ″に駆ｆ）ノされる。一方、行側の駆ｖＪ
線はタイミング信号ＳＣ１〜ＳＣ８によって１行ずつ１
項に）双択され、トランジスタ０１〜Ｑ８（こよって゛
″１１パ手力される。このｌこめ、タイミング信号ＳＣ
１〜ＳＣ８によって選ＩＲされた行の表示素子のうち３
１側が″０”に駆動された表示素子にのみ電流が流れ、
点灯するようになる。

タイミング信号ＳＣ１〜ＳＣ８はクロック信号ＣＬＫの
周期で繰返し変化するため、各行の表示素子ＬＤ１１〜
ＬＤ１６．　ＬＤ２１〜Ｌ　Ｄ　２ｆ３．・・・ｌ［）
８１〜ＬＤ８Ｇはクロック信号ＣＬＫの８倍の周期で選
択されて列側の駆動線に入力される表示信号に応じて点
灯または消灯するものとなる。この場合、クロック信号
ＣＬＫは例えば６４０μｓ程度の極めて短い周期の信号
であるため、各行の駆！１１Ｊ素子が８倍の周期で選択
されても入間の目には常時点灯、または常時消灯の状態
として見える。

第３図にクロック信号ＣＬＫ、タイミング信号ＳＣ１〜
ＳＣ８，フリッカ周期信号ＦＴのタイミングチャートを
示し、′ｉ５３図には区間Ａのタイミング関係の拡大図
、第４図には区間Ｂのタイミング関係の拡大図を示して
いる。

第２図においては表示（８号ＤＬ１　とフリッカ信号Ｆ
ＤＬＩがＳＣＯ〜５Ｇ２＝１（１０進表示）のタイミン
グで１″を示しているが、フリッカ周期信号ＦＴが’Ｏ
”（フリッカ無し）を示しているので、表示素子ＬＤ１
１が常時点灯されることを表している。また、ＳＣＯ〜
５Ｃ２＝４となるタイミングでは信号ＤＬ１＝”１”、
信号ＦＤＬ１　＝　１１０　ｎを示し、さらにＳＣＯ〜
５Ｃ２＝５となるタイミングでは信号ＤＬ１−”１”、
信号ＦＤＬ１＝“１″を示しているが、信号ＦＴが“○
″を示しているので、第４行目の第１列目および第５行
目の第１列目の表示素子ＬＤ４１とＬＤ５１とが常時点
灯されることを表わしている。

一方、Ｍ４図においては、信号Ｆ　Ｔ　＝　”　１　”
となっているので、信号ＦＤＬ１が°１″となるタイミ
ングの表示素子ＬＤ１１とＬＤ５１については表示信号
ＤＬ１＝”１”であるにもかかわらず門灯となり、フリ
ッカ信号ＦＤＬ１が“１″となっていない表示素子ＬＤ
４１のみが点灯されることを表わしている。

すなわち、フリッカ信号ＦＤＬ１〜ＦＤＬθを制御する
ことによって所望の表示素子をフリッカ周期信号ＦＴの
周期で点滅させることができろ。

従って、例えばフリッカ周期信号ＦＴを第２図に示すよ
うに′″０″と１″の区間がそれぞれ２５０ｍ５になる
ように設定し、かつへ区間についのみ第３図に示すよう
なフリッカ信号ＦＤＬＩを設定した場合、表示素子１［
）１１とｌ［）５１は２Ｈ２＜８Ｘ２５０ｍｓ＞の周期
で点滅するものとなる。

なお、フリッカさせた表示素子のフリッカ動作を停止さ
せたい場合は、その表示素子に対するフリッカ信号ＦＤ
ＬをＬＬ　ＯＩＩにすればよい。ＦＤＬ＝　（Ｌ　Ｏ１
１にした後は当該表示素子は表示信号ＤＬによってのみ
点灯または消灯状態に制御される。

［発明の効果１ 以上説明したように本発明によれば、処理回路はフリッ
カさゼるべき表示素子に対するフリッカ信号を予めレジ
スタに設定しておくだけであるため、設定後はフリッカ
Ｖ）作に何等関与することなく他の処理を行うことがで
きる。従って、処理回路の負担が！！減し、表示処〕！
ｌ！以外の処理のスルーブツトが向上するという効果が
１５１られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図〜第４
図は実施例の動作を説明するためのタイムチャートであ
る。 １・・・表示器、２・・・デコーダ、３・・・処理回路
、４・・・制御回路、５・・・レジスタ、６・・・発振
器、７・・・分周回路、８・・・第１のゲート回路、９
・・・第２のグー１〜回路、ｌ［）１１〜ＬＤＩＱ、Ｌ
Ｄ８１〜ＬＤ８Ｇ・・・表示素子。 第１図

Claims (1)

1. 【特許請求の範囲】 ｍ×ｎ個の表示素子をｍ列ｎ行のマトリクス状に接続し
   た表示器と、各行の表示タイミングを指示するタイミン
   グ信号を出力するデコーダと、ｍ×ｎ個の表示素子に対
   する点灯または消灯の表示信号を設定する処理回路と、
   前記デコーダに対し各行の表示タイミングを表わすエン
   コード信号を入力すると共に、前記処理回路から設定さ
   れた表示信号を各行の表示タイミングに同期して行単位
   で前記表示器に供給する制御回路とを備え、ｍ×ｎ個の
   表示素子の点灯または消灯をｍ個ずつ同時に、かつ行単
   位で時分割制御する表示装置において、 前記処理回路からｍ×ｎ個の表示素子のうち任意の表示
   素子に対するフリッカ信号を出力させると共に、該フリ
   ッカ信号を行単位で記憶し、前記制御回路から出力され
   るエンコード信号によつて行単位で出力するレジスタと
   、該レジスタから出力される行単位のフリッカ信号を所
   望のフリッカ周期で出力する第１のゲート回路と、該第
   １のゲート回路の出力信号と前記制御回路から出力され
   る表示信号との論理積信号を前記表示器に対する表示信
   号として出力する第２のゲート回路とを設け、前記処理
   回路によつてフリッカ信号が設定された表示素子を所望
   のフリッカ周期で点滅させることを特徴とする表示装置
   。