JPS6374311A - デイジタル演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号処理における非線形演算回路に
関するものであり、ディジタル信号の比較的低レベルの
振幅成分をクリップするような特性を有するディジタル
演算回路を提供しようとするものである。

従来の技術 近年、ディジタル技術の進歩に伴ない、論理素子、記憶
素子等の大集積化、高速化がめざましく、このため従来
のアナログ信号処理手法に替えてディジタル信号処理手
法の導入が高まっている。ディジタル信号処理手法では
信号を２進表現の数値として取り扱い、これらの数値に
対して種々の演算を行うことにより処理される。このよ
うなディジタル信号処理の１つとして非線形演算が挙げ
られる。この非線形処理は文字通り非線形演算により処
理されるが、一般に非線形演算は、演算のアルゴリズム
が線形演算である加算演算等に比べて複雑となる。この
ため簡易な方法として、ＲＯＭ（リードオンリーメモリ
：続出し専用メモリ）による演算テーブル参照方式と呼
ばれる方式が従来より用いられている。ＲＯＭによる演
算テーブル参照方式は、あらかじめ所望の非線形特性を
ＲＯＭに記憶しておき、ＲＯＭに入力値が与えられるこ
とにより非線形特性に応じた出力値が出力されるように
したものである。

上記方式を用いた非線形処理の１つとして、入力値が所
定値の範囲内のときには定数“Ｏ”を出力値とし、入力
値が所定値の範囲外のときには入力値を出力値とするク
リップ処理がある。

このクリップ処理はディジタル信号に重畳した微少振幅
の雑音除去等に用いられており、特に上記演算テーブル
参照方式を用いることにより所望の特性が任意に可変で
きるなど柔軟な処理が可能となり、アナログ信号処理に
比べて大きな利点がある。

以下図面を参照しながら上述した従来の演算テーブル参
照方式によりクリップ処理を行うディジタル演算回路の
一例について説明する。

第７図は従来の演算テーブル参照方式によりクリップ処
理を行うディジタル演算回路の構成を示すブロフク図で
あり、第８図は具体例を示すプロツク図である。また第
２図にクリップ処理の入出力特性の一例を示す、実線（
１１で表わしたのが入出力特性である。第７図において
ｌは入力値を入力する入力端子、９はクリップ処理を行
った出力値を出力する出力端子、２は従来の演算テーブ
ル参照方式によりクリップ処理を行うクリップ処理回路
である。第８図で第７図と同じ番号を付したものはそれ
ぞれ対応しており、２ａは入力値に対応した各アドレス
に第２図の実線（１）に示すような出力値をデータとし
て記憶したＲＯＭであり、２ｂはＲＯＭ２ａのアドレス
端子、２ＣはＲＯＭのデータ出力端子である。

以上のように構成された演算テーブル参照方式によりク
リップ処理を行うディジタル演算回路について、以下そ
の動作について説明するや入力端子１および出力端子９
はそれぞれＲＯＭ２ａのアドレス端子２ｂ、データ出力
端子２Ｃに接続されている。またＲＯＭ２ａは入力端子
１からの入力値に対応した各アドレスに第２図の実線ｆ
ｉｌに示すような出力値をデータとして記憶している。

これより、まず入力端子１に入力値が与えられると、入
力値に対応したＲＯＭ２ａのアドレスが選択される。こ
のアドレスには第２図の実線（１）に示すような出力値
がデータとしてあらかじめ記憶されているため、この結
果データ出力端子２Ｃには入力値が所定値の範囲内（第
２図では“０”から“ｋ”まで）のときには自然２進表
現の定数“０”を、入力値が所定値の範囲外（第２図で
は“ｋ”以上）のときには入力値と同じ値を出力値とし
て得ることができ、これによりクリップ処理が実現でき
る〔参考文献：村上、榎並：カラー補正器、テレビジョ
ン学会誌、３３．４　（１９７９）Ｐ２９１〜２９５〕
。

発明が解決しようとする問題点 しかしながら上記のような構成では、ＲＯＭを用いてい
るため入力値のビット数が増えるにしたがいＲＯＭの容
量が増大（入力ビツト数をｎビット増すと容量は２１倍
となる）するので、素子数が非常に多くなり、たとえば
上記のような構成をディジタル信号処理用のＬＳＩ（大
規模集積回路）に導入しようとした場合ＬＳＩの規模が
非常に大きくなるというような問題点を有していた。

本発明は上記問題点に鑑み、ディジタル演算回路を構成
する素子数を増大することなく、また入力値のビット数
増加が素子数増加に大きく影響を与えるということのな
いディジタル演算回路を提供するものである。

問題点を解決するための手段 上記問題点を解決するために本発明のディジタル演算回
路は、Ｎピッ）　（Ｎは０以上の任意の整数）の自然２
進表現の入力値を入力し、Ｎビットの２の補数表現の負
の所定値を出力する定数出力回路と、前記入力値と前記
定数出力回路の出力とを加算し加算結果の最上位ビット
からのキャリーを出力する加算器と、前記加算器の最上
位ビア）からのキャリーが論理値“１°の場合には前記
Ｎビットの入力値を出力値とし、前記加算器の最上位ビ
ットからのキャリーが論理値１０″の場合にはＮビット
の自然２進表現の定数“０″を出力値とする出カスイン
チ回路とを備えたものである。

作用 本発明は上記した構成により、まず加算器、定数出力回
路によって、入力値と負の所定値（第２図の実線（１）
で示すようなりリップ処理を行う場合、負の所定値は“
−ｋ”）とを加算し、入力値がクリップ処理を行う所定
範囲外（第２図では“Ｒ”以上）では加算器の最上位ビ
ットからのキャリーが論理値“１”であり、入力値がク
リップ処理を行う所定範囲内（第２図では“０″から“
ｋ″まで）では加算器の最上位ビットからのキャリーが
論理値１０１であることを利用し、出力スイッチ回路に
より加算器の最上位ビットのキャリーが論理値“１”の
場合にはＮビットの入力値を出力値とし、論理値１０″
の場合にはＮビットの自然２進表現の定数“０９を出力
値とすることにより、所望のクリップ処理を行う特性を
加算器とわずかなコントロール回路により実現している
。

実施例 以下本発明のディジタル演算回路の一実施例について、
図面を用いて説明する。

第１図は本発明のクリップ処理を行うディジタル演算回
路の構成を示すブロック図である。第１図において１は
入力端子でありＮビット（Ｎは０以上の任意の整数）の
自然２進表現の入力値１゜を入力する。３は定数出力回
路でありＮビットの２の補数表現の負の値“−ｋ”を定
数出力値３゜としている、ここでＮビットの自然２進表
現とは、“０′〜″２Ｎ−１″の正整数“ＸｌをＮビッ
トの符号ｘ　１　　（ｉ　＝　１〜Ｎ）を用いて符号列
（ｘｌ。

ｘ２．ｘ８．・・・・・・、ｘＮ）とし、Ｘ＝　　Σ　
ｘｌ　　・２Ｎ−’　、ｘ（＝　（０，１）量ｌｌＩ として表現することである。また以下ｘ１を最上位ビッ
ト、ｘＮを最下位ビットと呼ぶ、またＮビットの２の補
数表現とは、′０”〜′″２　（Ｎ−Ｄ”の正整数“Ｙ
”の負値“−Ｙ″をＮビットの符号ｙ１°　（ｉ−１〜
Ｎ）を用いて符号列（ｙｌｌ。

Ｙ２’＋３’３’　・・・・・・ｙＮ’）として表現す
るとき、Ｎビットの“Ｏ′″〜″２（Ｎ−１戸までの正
整数“Ｙ″を表現する符号列（ｙ＋　ｌ）’２　＋ｙａ
　、・旧・・、ｙＮ）のそれぞれの符号を論理反転し、
“１”を加えた数を符号列（ｙ、“＋ｙ２’＋３’Ｂ°
、・・・・・・＋ＹＨ“）として表現することである。

たとえば５ビツトの自然２進数表現で正整数“４”を表
現するには符号列（００１００）となり、５ビツトの２
の補数表現で負値“−１”を表現するには符号列（１１
１１１）となる。

４は加算器であり、入力値１０と定数出力値３０とを加
算し、最上位ビットからのキャリー出力４９を出力する
。ここで最上位ビットがらのキャリー出力とはＮビット
目から（Ｎ＋１）ビット目への桁上りを意味する。すな
わち、たとえば５ビツトの自然２進数表現の正整数“４
”を表現する符号列（００１００）と、５ビツトの２の
補数表現で負値°−１”を表現する符号列（１１１１１
）とを加算した場合、最上位ビットがらのキャリー出力
は符号列５ビツト目から桁上りが生じるため論理値“１
”となる。

６は出力スイッチ回路であり、加算器４がらのキャリー
出力４９と入力値１０を入力し、スイッチロｂにより、
加算器４からのキャリー出力４９が論理値“１”の場合
には入力値１０を出力スイッチ回路６の出力値６０とし
、論理値“０”の場合には自然２進表現の定数“０”な
る定数６ａを出力スイッチ回路６の出力値６０としてい
る。９は出力端子でありクリップ処理を行った出力値６
０を出力する。

以上のように構成されたクリップ処理を行うディジタル
演算回路について、以下第１図および第２図を用いてそ
の動作を説明する。

まず第２図は本発明のクリップ処理を行うディジタル演
算回路の入出力特性を示すものであって実線（１）で示
しである。また点線（２）で示したのは加算器４の加算
値と入力値１０との入出力特性である。実線（３）は加
算器４からのキャリー出力４９と入力値１０との入出力
特性であり、入力値１０が“ｋ”未満ではキャリー出力
４９は論理値”Ｏ”であり、１に８以上ではキャリー出
力４９は論理値“１”である。

ここで入力端子１に入力値１０が与えられると、加算器
４により、入力値１０と定数出力値３０が加算され加算
された結果よりキャリー出力４９として出力される。こ
こで第２図において入力値１０が“ｋ”未満のときには
キャリー出力４９が論理値“０”であり、入力値１０力
びｋ”以上のときはキャリー出力４９が論理値“１”と
なっている、すなわちキャリー出力４９が論理値“０”
のときには出力値６０を自然２進表現の定数“０゛にし
、キャリー出力４９が論理値“ｌ”のときには入力値１
０を出力値６０とすることにより第２図の実線（１）で
示すような所望の入出力特性を得ることができる。この
処理を行っているのが次に述べる出力スイッチ回路６で
ある。出カスインチ回路６は加算器４からのキャリー出
力４９と入力値１０を入力し、スイッチ６ｂにより、キ
ャリー出力４９が論理値“１″の場合には入力値１０を
選択し、キャリー出力４９が論理値“０”の場合には自
然２進表現の定数“Ｏ”なる定数６３を選択して、この
選択された値が出力値６０として出力される。すなわち
この出力値６０は入力値１０が“０”から“ｋ”までの
範囲は自然２進表現の定数″Ｏ”であり、“ｋ“以上で
は入力値１０であり、この結果入力値１０と出力値６０
の入出力特性は第２図の実線（１１で示すようになる。

定数出力回路３．および出カスインチ回路６の定数６ａ
はレジスタにより、また出カスインチ回路６のスイッチ
６ｂはマルチプレクサにより実現でき、加算器４はアダ
ーにより実現できる。

以上のように本実施例によれば、加算器４．定数出力回
路３により、Ｎピッ）　（Ｎは０以上の任意の整数）の
自然２進表現の入力値１０と、Ｎビットの２の補数表現
の“−ｋ”なる定数出力値３０とを加算することにより
、クリップ処理を行う所定範囲において、加算器４から
のキャリー出力４９が論理値“０”であることを利用し
、出力スイッチ回路６により、キャリー出力４９が論理
値“１”のときには入力値１０を出力値６０とし、キャ
リー出力４９が論理値“０”の場合には自然２進表現の
定数“０゛を出力値６０とすることにより、第２図の実
線ｆｉ＋で示したようなりリップ処理を行う入出力特性
を有するディジタル演算回路を加算器とわずかなコント
ロール回路により実現している。

第３図は本発明のクリップ処理を行うディジタル演算回
路の一具体例を示すブロック図である。

ここでは説明をわかりやすくするため、第１図の入力値
１０．定数出力値３０および出力値６０のビット数を５
ビツトとし、クリップ処理を行う範囲を“Ｏ”から“４
”までとした例を挙げて説明する。第３図において第１
図と同じ番号を付したものはそれぞれ対応している。第
１図の入力値１０に対応するのが第３図の入力＆５１１
１〜１５であり、１１が最上位ビット、１５が最下位ビ
ットであって入力線１１〜１５により５ビツトの入力値
１０を表わしている。同様に定数出力値３０は定数出力
線３１〜３５．出力値６０は出力線６１〜６５により表
わしている。４Ｃ〜４ｇは加算器を構成する加算素子（
以下アダーと呼ぶ）であり、２つの加算されるべき入力
値を入力する入力端子ａ、ｂと、下位ビットからのキャ
リーを入力するキャリー入力端子Ｃ１と、上位ビットへ
キャリーを出力するキャリー出力端子Ｃ８と、加算結果
を出力する出力端子Ｓとを具備しており、また６ｃ〜６
ｇはマルチプレクサであり、３つの入力端子ａ、ｂ、ｓ
と１つの出力端子０とを具備しており、これらの入出力
論理を第６図に示す。

以上のように構成されたクリップ処理を行うディジタル
演算回路の一興体例について説明する。

まず入力端子１より５ビツトの自然２進表現の入力値１
０が入力線１１〜１５により入力される。

入力値１０と５ビツトの２の補数表現の定数出力値３０
は加算器４のアダー４ｃ〜４ｇにより加算され最上位ビ
ットからのキャリー出力４９が出力される０本具体例で
はクリップ処理を行う範囲を“Ｏ″から“４″までとし
た例を挙げていることより、定数出力値３０が表現する
数値“−Ｒ”は”−４”であり、定数出力線３１〜３５
により（１１１００）と表現される。ここでたとえば入
力値１０を１２″とした場合入力線１１〜１５は（ＯＯ
０１０）と表現され、加算器４の加算値は（１１１１０
）となり、かつキャリー出力４９は１０”となる、同様
に入力値１０が“Ｏ”から１３１”までに対しての加算
値は、第２図において″に’＝“４”としたときの点線
（２）となり、キャリー出力４９は実＆９１（３）とな
る、キャリー出力４９は出カスインチ回路６に出力され
、マルチプレクサ６０〜６ｇのセレクト端子Ｓに接続さ
れる。

第６図に示すようなマルチプレクサの論理により、キャ
リー出力４９が“１°のときには入力線４１〜４５が選
択され、キャリー出力４９が“０”のときには５ビツト
の定数“０″が選択され、出力線６１〜６５を通して出
力端子９に出力される。

以上の動作により本具体例では第２図において“ｋ”−
“４”となるようなりリップ処理を行う入出力特性が得
られる。第５図は本具体例において、入力値１０．キャ
リー出力４９．加算値、出力値６０のそれぞれの比較を
具体的に示したものである。なお本具体例では入出力の
ビット数を５ビツト、クリップ処理を行う範囲を“Ｏ“
〜″４″までとしたが、これは説明をわかりやすくする
ための例で入出力のビット数に応じアダー、マルチプレ
クサを増減すればよい、またクリップ処理を行う範囲は
所望の値を定数出力回路３に設定すればよい。

第４図は本発明のクリップ処理を行うディジタル演算回
路の他の具体例を示すブロック図である。

同図において第３図と同じ番号を付したものはそれぞれ
対応している。またここでのクリップ処理を行う入出力
ビット数、クリップ処理の特性については先の具体例と
全く同等である。第３図の構成と異なるのは、第３図に
おけるアダー４ｅ。

４ｆ、４ｇを取り除き、入力線１３をアダー４ｄのキャ
リー入力端子ＣＩに接続した点である。

以上のように構成されたクリップ処理を行うディジタル
演算回路の他の具体例について説明する。

第３図において加算器４のアダー４ｇに注目した場合、
アダー４ｇの入力すおよびＣＩは常に論理値“０″であ
るため、アダー４ｇの出力Ｃ０も常に論理値“０”であ
る、同様にアダー４ｆについても出力Ｃ８は常に論理値
“Ｏ”となる、アダー４ｇについては、入力すは常に論
理値“１″であり入力ＣＩは常に論理値６０”であるた
め、入力線１３が論理値“１”の場合、アダー４ｅの出
力Ｃ０は論理値“１”であり、入力線１３が論理値“Ｏ
″の場合、アダー４ｅの出力Ｃ０は論理値“０”となる
０以上の理由より、第３図における加算器４のアダー４
ｅ、４ｆ、４ｇは削除でき、入力線１３をアダー４ｄの
入力Ｃ１に接続することによっても第３図と等しい論理
構成を得ることができる。これを実現したのが第４図で
ある。

以上第４図に示すように、アダーの削除が可能となった
のは定数出力回路３からの定数出力値３０を１−４′す
なわち定数出力線３１〜３５を（１１１００）と表現し
たからであるが、−Ｉｎに定数出力値３０を実現してい
る定数出力線の最下位ビットより上位ビットへ論理値“
０”が続く場合同様に加算器４のアダーを削除すること
ができる。たとえば定数出力線の最下位ビットより上位
ビットへ論理値“０”がＬ個続く場合には（Ｌ＋１）個
のアダーを削除でき、最下位ビットより（Ｌ＋２）個目
に相当するアダーの人力ＣＩに最下位ビットより（Ｌ＋
１）個目の入力線を接続することにより所望の特性を得
ることが可能である。

言い換えると、入力値がＮビットの場合Ｍ＝Ｎ−Ｌとす
れば、入力線は上位ビットよりＭビットのみを入力し、
入力線の上位ビットよりＭビット目は、アダーの上位ビ
ットより（Ｍ−１）ビット目のキャリー入力端子に接続
することにより所望の特性を得ることができる。

このように第４図の具体例に示すような構成とすること
により加算器４のアダーを削減できるためさらに回路規
模を小さくすることが可能となる。

発明の効果 以上のように本発明は、加算器、定数出力回路によって
、入力値と負の所定値とを加算し、入力値がクリップ処
理を行う所定範囲外では加算器の最上位ビットからのキ
ャリーが論理値“１”であり、入力値がクリップ処理を
行う所定範囲内では加算器の最上位ビットからのキャリ
ーが論理値“０”であることを利用し、出カスインチ回
路により加算器の最上位ビットのキャリー出力が論理値
“１”の場合にはＮビットの入力値を出力値とし、論理
値“０゛の場合にはＮビットの自然２進表現の定数“０
”を出力値とするように構成しているので、クリップ処
理を行うディジタル演算回路を構成する素子数を増大す
ることなく、また入力値のビット数増加が素子数増加に
大きな影響を与えるということもなく、加算器とわずか
なコントロール回路によりクリップ処理を行うディジタ
ル演算回路が実現できるという優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるディジタル演算回路
のブロック図、第２図は本発明のディジタル演算回路の
入出力特性を示す入出力特性図、第３図は本発明の一具
体例におけるディジタル演算回路のブロック図、第４図
は本発明の他の一具体例におけるディジタル演算回路の
ブロック図、第５図は本発明の具体例の入出力値を比較
した入出力比較図、第６図は第３図および第４図の各論
理素子の論理を示す論理図、第７図は従来のディジタル
演算回路の構成を示すブロック図、第８図は第７図の具
体例を示すブロック図である。 １・・・・・・入力端子、２・・・・・・従来のディジ
タル演算回路、３・・・・・・定数出力回路、４・・・
・・・加算器、６・・・・・・出カスインチ回路、９・
・・・・・出力端子。 代理人の氏名　弁理士　中尾敏男　はか１名第１図 、ｉ９ 第２図 第５図 第６図 第７図 第８図

Claims (3)

【特許請求の範囲】
1. （１）Ｎビット（Ｎは０以上の任意の整数）の自然２進
   表現の入力値を入力し、Ｎビットの２の補数表現の負の
   所定値を出力する定数出力回路と、前記入力値と前記定
   数出力回路の出力とを加算し加算結果の最上位ビットか
   らのキャリーを出力する加算器と、前記加算器の最上位
   ビットからのキャリーが論理値“１”の場合には前記Ｎ
   ビットの入力値を出力値とし、前記加算器の最上位ビッ
   トからのキャリーが論理値“０”の場合にはＮビットの
   自然２進表現の定数“０”を出力値とする出力スイッチ
   回路を有することを特徴とするディジタル演算回路。
2. （２）加算器は、少なくとも２つの加算されるべき入力
   値を入力する入力端子と下位ビットからのキャリーを入
   力するキャリー入力端子と、上位ビットへキャリーを出
   力するキャリー出力端子を具備した加算素子の集合によ
   り構成され、かつ前記加算素子のキャリー入力端子は下
   位ビットのキャリー出力端子に各ビット毎に接続されて
   おり、最下位ビットの前記加算素子のキャリー入力端子
   には、論理値“０”が接続されており、量上位ビットの
   前記加算素子のキャリー出力端子は前記加算器の最上位
   ビットからのキャリーとして前記出力スイッチ回路に出
   力することを特徴とする特許請求の範囲第（１）項記載
   のディジタル演算回路。
3. （３）加算器は、Ｎビットの自然２進表現の入力値の上
   位ビットよりＭビット（ただしＭは０以上かつＮ以下の
   整数）を入力し、前記入力値の上位ビットよりＭビット
   目は、前記加算素子の上位ビットより（Ｍ−１）ビット
   目のキャリー入力端子に接続されたことを特徴とする特
   許請求の範囲第（１）項記載のディジタル演算回路。