JPS6399609A - デイジタル演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号処理における非線形演算回路に
関するものであり、ディジタル信号の比較的低レベルの
振幅成分をクリップするような特性を有するディジタル
演算回路を提供しようとするものである。

従来の技術 近年、ディジタル技術の進歩に伴ない、論理素子、記憶
素子等の大集積化、高速化がめざましく、このため従来
のアナログ信号処理手法に替えてディジタル信号処理手
法の導入が高まっている。ディジタル信号処理手法では
信号を２進表現の数値として取り扱い、これらの数値に
対して種々の演算を行うことにより処理される。このよ
うなディジタル信号処理の１つとして非線形処理が挙げ
られる。この非線形処理は文字通り非線形演算により処
理されるが、一般に非線形演算は演算のアルゴリズムが
線形演算である加算演算等に比べて複雑となる。このた
め簡易な方法として、ＲＯＭ（リードオンリーメモリ：
続出し専用メモリ）による演算テーブル参照方式と呼ば
れる方式が従来より用いられている。ＲＯＭによる演算
テーブル参照方式は、あらかじめ所望の非線形特性をＲ
ＯＭに記憶しておき、ＲＯＭに入力値が与えられること
により非線形特性に応じた出力値が出力されるようにし
たものである。

上記方式を用いた非線形処理の１つとして、入力値が所
定値の範囲内のときには定数“０”を出力値とし、入力
値が所定値の範囲外のときには入力値を出力値とするク
リップ処理がある。

このクリップ処理はディジタル信号に重量した微少振幅
の雑音除去等に用いられており、特に上記演算テーブル
参照方式を用いることにより所望の特性が任意に可変で
きるなど柔軟な処理が可能となり、アナログ信号処理に
比べて大きな利点がある。

以下図面を参照しながら上述した従来の演算テーブル参
照方式によりクリップ処理を行うディジタル演算回路の
一例について説明する。

第６図は従来の演算テーブル参照方式によりクリップ処
理を行うディジタル演算回路の構成を示すブロック図で
あり、第７図は具体例を示すブロック図である。また、
第２図にクリップ処理の入出力特性の一例を示す。実線
で表わしたのが入出力特性である。第６図において１は
入力値を入力する入力端子、９はクリップ処理を行なっ
た出力値を出力する出力端子、２は従来の演算テーブル
参照方式によりクリップ処理を行うクリップ処理回路で
ある。第７図で第６図と同じ番号を付したものはそれぞ
れ対応しており、２ａは人力値に対応した各アドレスに
第２図に示すような出力値をデータとして記憶したＲＯ
Ｍであり、２ｂはＲＯＭ２ａのアドレス端子、２ｃはＲ
ＯＭのデータ出力端子である。

以上のように構成された演算テーブル参照方式によりク
リップ処理を行うディジタル演算回路について、以下そ
の動作について説明する。入力端子ｌおよび出力端子、
９はそれぞれＲＯＭ２ａのアドレス端子２ｂ、データ出
力端子２ｃに接続されている。

またＲＯＭ２ａは入力端子１からの入力値に対応した各
アドレスに第２図に示すような出力値をデータとしで記
憶している。これより、まず入力端子１に入力値が与え
られると、入力値に対応したＲＯＭ２ａのアドレスが選
択される。このアドレスには第２図に示すような出力値
がデータとしてあらかじめ記憶されているため、この結
果データ出力端７−２０には入力値が所定値の範囲内（
第２図では“０”から“ｋ”まで）のときには定数“Ｏ
”を、入力値が所定値の範囲外（第２図では“ｋ”以上
）のときには入力値を出力値として得ることができ、こ
れによりクリップ処理が実現できる。

（参考文献：村上、榎並：カラー補正器、テレビジョン
学会誌、３３．４　（１９７９）　Ｐ　２９１〜２９５
）発明が解決しようとする問題点 しかしながら上記のような構成では、ＲＯＭを用いてい
るため入力値のビット数が増えるに従いＲＯＭの容量が
増大（人力ビット数をｎビット増すと容量は２ａ倍とな
る）するので、素子数が非常に多（なり、例えば上記の
ような構成をディジタル信号処理用のＬＳＩ（大規模集
積回路）に導入しようとした場合ＬＳＩの規模が非常に
大きくなるというような問題点を有していた。

本発明は上記問題点に鑑み、ディジタル演算回路を構成
する素子数を増大することなく、また入力値のビット数
増加が素子数増加に大きく影響を与えるということのな
いディジタル演算回路を提供するものである。

問題点を解決するための手段 上記問題点を解決するために本発明のディジタル演算回
路は、Ｎピッｌ−（Ｎは０以上の任意の整数）の２の補
数表現の入力値を入力し、前記人力値の最上位ビットよ
りＭビット（Ｍは０以上、Ｎ以下の任意の整数）を入力
し、前記入力値の最上位ビットよりＭビットがすべて論
理値“０”であるか判断し、その判断結果を出力するゼ
ロ検出回路と、前記入力値と前記ゼロ検出回路からの判
断結果を入力し、前記ゼロ検出回路からの判断結果が前
記入力値の最上位ビットよりＭビットがすべて論理値“
０゛である場合にはＮビットの定数“０”を出力値とし
、前記ゼロ検出回路からの判断結果が前記入力値の最上
位ビットよりＭビットの中で１つでも論理値“Ｏ”でな
いビットがある場合には前記入力値を出力値とする出力
スイッチ回路とを備えたものである。

作用 本発明は上記した構成により、まず２の補数表現の入力
値が比較的小さな値の場合には入力値の上位ビットの論
理値は“０”が連続することを利用し、ゼロ検出回路に
より入力値の上位ビットの論理値がすべて０″であるか
を検出し、すべて“０”である場合には出力スイッチ回
路により定数“Ｏ”を出力値とし、１つでも論理値“０
”でないビットがある場合には出力スイッチ回路により
入力値を出力値とすることにより、所望のクリップ処理
を行う特性をわずかな論理回路とコントロール回路によ
り実現している。

実施例 以下本発明の一実施例のディジタル演算回路について、
図面を用いて説明する。

第１図は本発明のクリップ処理を行うディジタル演算回
路の構成を示すブロック図である。第１図においてＩは
入力端子でありＮビット（Ｎは０以上の任意の整数）の
２の補数表現の入力値１０を入力する。通常Ｎビットの
自然２進表現とは、ゼロ〜２Ｎ−１の正整数ＸをＮビッ
トの符号Ｘ。

（ｉ＝ｌ〜Ｎ）を用いて符号列（Ｘ　Ｉ　＋　　ＸＺ　
ｔ　　Ｘ３・・・ＸＮ）　とし、 ■ Ｘ−Σ　　Ｘｉ　　４２”−’　、　　ｘｔ　＝　（０
，１）ｉ＝１ として表現する。また以下Ｘ、を最上位ピント、ＸＮを
最下位ビットと呼ぶ。ここでＮビットの２の補数表現と
は、ゼロ〜２　（Ｎ−１）の正整数Ｙの負値−ＹをＮビ
ットの符号ｙ；’（＋＝１〜Ｎ）を用いて符号列（３’
＋　　’＋　　３’２　　’＋　　ｙ３　　’・・・ｙ
、、’）として表現するとき、Ｎピントのゼロ〜２（Ｎ
−１１までの正整数Ｙを表現する符号列（ｙ＋＋Ｙｚ＋
ｙ３・・・ｙｎ）のそれぞれの符号を論理反転し、１を
加えた数を符号列（ｙＩ　　’、Ｙｚ　　’、Ｙ３　’
・・・ｙ、、’）として表現することである。

例えば５ビツトの自然２進数表現で正整数“３”を表現
するには符号例（０００１１）となり、５ビツトの２の
補数表現で負値“−１”を表現するには符号例（１１１
１１）となる。

４はゼロ検出回路であり、入力値１０の最上位ビットよ
りＭピッＩ−（Ｍは０以上、Ｎ以下の任意の整数）分で
あるゼロ検出回路入力値１００を入力し、このゼロ検出
回路人力値１００のすべてのビットが論理値“０”であ
るかを判断し、その判断結果をゼロ検出回路出力４９と
して出力する。

６は出力スイッチ回路であり、ゼロ検出回路出力４９と
入力値１０を入力し、スイッチ６Ｓにより、ゼロ検出回
路出力４９の判断結果が、ゼロ検出回路人力値１００の
すべてのビットが論理値“０”である場合にはＮビット
の定数“０”を出力値６０とし、ゼロ検出回路出力４９
の判断結果が、ゼロ検出回路入力値１００の各ビットの
中で１つでも論理値“０”でないビットがある場合には
人力値１０を出力値６０としている。９は出力端子であ
りクリップ処理を行なった出力値６０を出力する。

以上のように構成されたクリップ処理を行うディジタル
演算回路について以下第１図及び第２図を用いてその動
作を説明する。

まず第２図は本発明のクリップ処理を行うディジクル演
算回路の入出力特性を示している。すなわち入力値が“
０″から“ｋ　”までは出力値は“０°′であり、“ｋ
”以上では出力値は入力値と等しい。

ここで入力値１０のビット数をＮ、ゼロ検出回路入力値
１００のビット数をＭとし、クリップ処理を行う範囲“
ｋ”を、 “ｋ″＝２Ｈ−Ｍ とすると、“ｋ”未満では人力値１０の上位ビットから
Ｍピント分、すなわちゼロ検出回路人力１００の各ビッ
トはすべて論理値“０”である。すなわち入力値１０の
上位Ｍビットのそれぞれのビットを論理値゛０”か“１
”かを判断し、すべて“０”であれば定数“０”を出力
値６０とし、それ以外は入力値１０を出力値６０とする
ことにより第２図に示すような入出力特性を得ることが
できる。

さて入力端子１にＮビット・の入力値１０が与えられる
と、ゼロ検出回路４には入力値１０の最上位ビットより
Ｍピット分のゼロ検出回路入力値１００が入力される。

ゼロ検出回路４では、このゼロ検出回路入力値１００の
ずべてのビ１，１・が論理値“０゛であるかどうかを判
断する。この判断結果はすべてのビットが論理値“０”
の場合かあるいは１つでも論理値“０”でないピッ１−
がある場合かをゼロ検出回路出力４９として出力スイッ
チ回路６に出力する。すなわちゼロ検出回路入力値１０
０のすべてのビットが論理値゛′０”の場合には、先の
理由より入力値１０は“ｋ”未満であるため、定数“０
”を出力値６０とし、それ以外は入力値１０ば“ｋ　”
以上であるため人力値１０を出力値６０とすることによ
り所望のクリップ特性が得られる。この処理を行なって
いるのが次に述べる出力スイッチ回路６である。出力ス
イッチ回路６はゼロ検出回路出力４９と入力値１０を入
力し、スイッチ６Ｓにより、ゼロ検出回路出力４９の判
断結果においてゼロ検出回路入力値１００のすべてのビ
ットが論理値“０”の場合にはあらかじめ定数“′Ｏ”
を記憶した定数６ｋを選冊 訳し、ゼロ検出回路出力４９の判断結果においてゼロ検
出回路入力値１００のビットの中で１つでも論理値“０
”でないピッ１−がある場合には入力値１０を選択して
、この選択された値が出力値６０として出力される。以
−し、この出力値６０は入力値１０が“０”から“ｋ”
までの範囲は定数“０”であり、“ｋ”以上では入力値
１０であり、この結果入力値１０と出力値６００Å出力
特性は第２図の実線で示すようになる。ゼロ検出回路４
は論理素子により、また出力スイッチ回路６の定数６に
はレジスタにより、また出力スイッチ回路６のスイッチ
６Ｓはマルチプレクサにより容易に実現できる。

以−トのように本実施例によれば、ゼロ検出回路４によ
り入力値１０の最上位ビットよりＭピット分の各ピッ１
への論理値が“０”か“１”かを判断し、すべて“０”
である場合には入力値１０が“ｋ”未満であることを利
用し、出力スイッチ回路６により、ゼロ検出回路４の判
断結果が、ゼロ検出回路入力値１００のすべてのビット
が論理値“０”の場合には定数“０゛を出力値６０とし
、ゼロ検出回路入力値１００のビットの中で１つでも論
理値“０”でないビットがある場合には入力値１０を出
力値６０とすることにより、第２図の実線で示したよう
なりリップ処理を行う入出力特性を有するディジタル演
算回路をわずかなコントロール回路により実現している
。

第３図は本発明のクリップ処理を行うディジタル演算回
路の一具体例を示すブロック図である。

ここでは説明をわかりやすくするため、第１図の入力値
１０、定数６ｋ、および出力値６０のビット数を５ビツ
トとし、ゼロ検出回路４のゼロ検出回路入力値１０００
ビツト数を３ビツトとした例を挙げて説明する。ここで
第２図における“ｋ”はｋ”−２Ｎ−Ｏ−４″ であり、クリップ処理を行う範囲は“０”から“３”ま
でとなる。第３図において第１図と同じ番号を付したも
のはそれぞれ対応している。第１図の入力値１０に対応
するのが第３図の入力線１１〜１５であり、入力線１１
が最上位ビット、入力線１５が最下位ビットであって、
入力線１１〜１５により５ビソトの入力値１０を表わし
ている。同様に出力値６゜は出力線６１〜６５により表
わしている。６ａ〜６ｅはマルチプレクサであり、４ａ
はＮＯＲゲートであってこれらの入出力論理を第５図に
示す。

以上のように構成されたクリップ処理を行うディジタル
演算回路の一具体例について説明する。

まず入力端子１より５ピツＩ・の２の補数表現の入力値
１０が入力′ｆｆＡｌ１〜１５により入力される。また
入力線１１〜１３ばゼロ検出回路４に入力される。本具
体例ではゼロ検出回路４をＮＯＲゲート４ａにより実現
している。すなわち入力線１１〜１３の論理値がすべて
“０”の時のみゼロ検出回路出力４９は論理値“１”と
なる。さて本具体例ではクリップ処理を行う範囲を“０
”から“３”までとした例を挙げていることより、′Ｏ
″〜“３”までの入力値１０は、入力線１１〜１５によ
り（０００００）〜（０００１１）と表現され、この範
囲のみ入力線１１〜１３の論理値がすべて“０”と、な
りＮＯＲゲーグー４ａにより所望のクリップ処理を行う
範囲を検出できる。ＮＯＲゲート４ａの出力はゼロ検出
回路出力４９として出力スイッチ回路６に出力され、マ
ルチプレクサ６ａ〜６ｅのセレクト端子Ｓに接続される
。第５図に示すようなマルチプレクサの論理により、Ｎ
ＯＲゲート４ａの出力が論理値“１”のときには５ビッ
トの定数“０”が選択され、ＮＯＲゲーグー４ａの出力
が論理値“０”のときには入力線１１〜１５が選択され
、出力線６１〜６５を通して出力端子９に出力される。

以−ヒの動作により本具体例では第２図において“ｋ”
−“３”となるようなりリップ処理を行う入出力特性が
得られる。

第５図は本具体例において、人力値１０、ゼロ検出回路
出力４９、出力値６０のそれぞれの比較を具体的に示し
たものである。

なお本具体例では入出力のビット数を５ピント、ゼロ検
出回路入力のピント数を３ビツトとしたが、これは説明
をわかりやすくするための例で、入出力のビット数、お
よび所望のクリップ処理の特性に応じて、マルチプレク
サおよびゼロ検出回路入力のヒント数を増減ずればよい
。また本具体例ではゼロ検出回路４をＮＯＲゲーグーａ
で実現したが、七ロ検出回路入力値のすべての論理値が
“０”かどうかを判断できるものなら何でもよい。

発明の効果 以トのように本発明は、Ｎビット（Ｎは０以上の任意の
整数）の２の補数表現の入力値を入力し、入力値の最上
位ビットよりＭピッｌ（Ｍは０以」二、Ｎ以下の任意の
整数）を入力し、入力値の最上位ピッ１−よりＭビット
がすべて論理値“０”であるかをゼロ検出回路により判
断し、出力スイッチ回路により判断結果が入力値の最上
位ビットよりＭビットがすべて論理値“０”である場合
にはＮビットの定数“０”を出力値とし、判断結果が入
力値の最上位ビットよりＭピントの中で１つでも論理値
゛′０”でないピッＹがある場合には入力値を出力値と
するように構成しているので、クリップ処理を行うディ
ジタル演算回路を構成する素子数を増大することなく、
また入力値のビット数増加が素子数増加に大きく影響を
与えるということもなく、わずかなコントロール回路に
よりクリップ処理を行うディジタル演算回路が実現でき
るという優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるディジクル演算回路
のブロック図、第２図は本発明のディジタル演算回路の
入出力特性を示す入出力特性図、第３図は本発明の一具
体例におけるディジタル演算回路のブロック図、第４図
は本発明の具体例の入出力値を比較した入出力特性図の
図、第５図は第３図の各論理素子の論理を示す論理図、
第６図は従来のディジタル演算回路の構成を示すプロ・
ツク図、第７図は第６図の具体例を示すプロ・ツク図で
ある。 １・・・・・・入力端子、２・・・・・・従来のディジ
タル演算回路、４・・・・・・ゼロ検出回路、６・・・
・・・出力スイ・ノチ回路、９・・・・・・出力端子。 代理人の氏名　弁理士　中尾敏男　はか１名第４図 第５図 第６図 ？

Claims (1)

【特許請求の範囲】
1. Ｎビット（Ｎは０以上の任意の整数）の２の補数表現の
   入力値を入力し、前記入力値の上位ビットよりＭビット
   （Ｍは０以上、Ｎ以下の任意の整数）を入力し、前記入
   力値の上位ビットよりＭビットがすべて論理値“０”で
   あるか判断し、その判断結果を出力するゼロ検出回路と
   、前記入力値と前記ゼロ検出回路からの判断結果を入力
   し、前記ゼロ検出回路からの判断結果が前記入力値の上
   位ビットよりＭビットがすべて論理値“０”である場合
   にはＮビットの定数“０”を出力値とし、前記ゼロ検出
   回路からの判断結果が前記入力値の上位ビットよりＭビ
   ットの中で１つでも論理値“０”でないビットがある場
   合には前記入力値を出力値とする出力スイッチ回路を有
   することを特徴とするディジタル演算回路。