JPS637496B2 - - Google Patents
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- JPS637496B2 JPS637496B2 JP4812780A JP4812780A JPS637496B2 JP S637496 B2 JPS637496 B2 JP S637496B2 JP 4812780 A JP4812780 A JP 4812780A JP 4812780 A JP4812780 A JP 4812780A JP S637496 B2 JPS637496 B2 JP S637496B2
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- 230000005540 biological transmission Effects 0.000 claims description 14
- 239000013256 coordination polymer Substances 0.000 claims description 5
- 238000009432 framing Methods 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- AYFVYJQAPQTCCC-GBXIJSLDSA-N L-threonine Chemical compound C[C@@H](O)[C@H](N)C(O)=O AYFVYJQAPQTCCC-GBXIJSLDSA-N 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000008676 import Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/044—Speed or phase control by synchronisation signals using special codes as synchronising signal using a single bit, e.g. start stop bit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明はデータ通信等に用いられるキヤラクタ
多重式の時分割多重装置に関する。
多重式の時分割多重装置に関する。
従来から、この種の時分割多重装置には、ビツ
ト多重方式とキヤラクタ多重方式の２種類が採用
されている。このうち、前者はその方式上、スタ
ート極性の連続であるブレーク信号を特別な手段
をとることなしに送受信することができる。しか
しながら、後者のキヤラクタ多重方式の場合に
は、多重化された高速回線上にはスタートおよび
ストツプビツトは転送されておらず、そのため
に、非同期レシーバ／トランスミツタ内の各々の
回線対応部において自動的にスタートおよびスト
ツプビツトが付加されるようになつている。従つ
て、回線対応部から送出されるシリアルデータ出
力には、必ずスタートおよびストツプビツトが付
加されることになり、そのためにスタートビツト
の連続であるブレーク信号を送出することができ
ず、各端末におけるデータの送出を効率的に行な
うことができないという欠点があつた。
ト多重方式とキヤラクタ多重方式の２種類が採用
されている。このうち、前者はその方式上、スタ
ート極性の連続であるブレーク信号を特別な手段
をとることなしに送受信することができる。しか
しながら、後者のキヤラクタ多重方式の場合に
は、多重化された高速回線上にはスタートおよび
ストツプビツトは転送されておらず、そのため
に、非同期レシーバ／トランスミツタ内の各々の
回線対応部において自動的にスタートおよびスト
ツプビツトが付加されるようになつている。従つ
て、回線対応部から送出されるシリアルデータ出
力には、必ずスタートおよびストツプビツトが付
加されることになり、そのためにスタートビツト
の連続であるブレーク信号を送出することができ
ず、各端末におけるデータの送出を効率的に行な
うことができないという欠点があつた。
本発明の目的は、上記の欠点を除去し、ブレー
ク信号の送受信を可能にすることによつて、デー
タ通信システムにおける通信効率を向上させるこ
とのできるキヤラクタ多重式時分割多重装置を提
供するにある。
ク信号の送受信を可能にすることによつて、デー
タ通信システムにおける通信効率を向上させるこ
とのできるキヤラクタ多重式時分割多重装置を提
供するにある。
本発明によれば、データを転送しないときは該
当する回線の制御信号を転送する方式のキラクタ
多重式時分割多重装置において、各回線対応部に
ブレーク信号受信用として第１のフリツプフロツ
プ回路と、ブレーク信号送信用として第２のフリ
ツプフロツプ回路とを設け、該第１のフリツプフ
ロツプ回路の出力端子Ｑの出力を前記制御信号の
１ビツトとして割当てるとともに、非同期レシー
バ／トランスミツタのデータ受信リセツト端子に
導き、入力端子Ｄを電圧源に接続し、入力端子Ｒ
を回線の受信データ入力側に接続し、端子CPに
前記同期レシーバ／トランスミツタのフレーミン
グエラー信号と受信保持レジスタの出力信号との
論理出力を導き、また、前記第２のフリツプフロ
ツプ回路の端子CPを前記制御信号のラツチ回路
に接続し、入力端子Ｄに前記制御信号のうちのブ
レーク信号ビツトを導き、出力端子Ｑの出力を非
同期レシーバ／トランスミツタの送信保持レジス
タ空信号出力と送信レジスタ空信号出力とともに
論理回路を介してシリアルデータ送出側に導くこ
とによつて、ブレーク信号を送受信するようにし
たことを特徴とするキヤラクタ多重式時分割多重
装置が得られる。
当する回線の制御信号を転送する方式のキラクタ
多重式時分割多重装置において、各回線対応部に
ブレーク信号受信用として第１のフリツプフロツ
プ回路と、ブレーク信号送信用として第２のフリ
ツプフロツプ回路とを設け、該第１のフリツプフ
ロツプ回路の出力端子Ｑの出力を前記制御信号の
１ビツトとして割当てるとともに、非同期レシー
バ／トランスミツタのデータ受信リセツト端子に
導き、入力端子Ｄを電圧源に接続し、入力端子Ｒ
を回線の受信データ入力側に接続し、端子CPに
前記同期レシーバ／トランスミツタのフレーミン
グエラー信号と受信保持レジスタの出力信号との
論理出力を導き、また、前記第２のフリツプフロ
ツプ回路の端子CPを前記制御信号のラツチ回路
に接続し、入力端子Ｄに前記制御信号のうちのブ
レーク信号ビツトを導き、出力端子Ｑの出力を非
同期レシーバ／トランスミツタの送信保持レジス
タ空信号出力と送信レジスタ空信号出力とともに
論理回路を介してシリアルデータ送出側に導くこ
とによつて、ブレーク信号を送受信するようにし
たことを特徴とするキヤラクタ多重式時分割多重
装置が得られる。
次に、本発明によるキヤラクタ多重式時分割多
重装置について、図面を参照して詳細に説明す
る。
重装置について、図面を参照して詳細に説明す
る。
第１図は本発明の適用の対象となる従来のデー
タ通信システムにおいて、全体的な構成と動作の
概略を示したものである。このうち(a)は多重化さ
れたデータをキヤラクタ単位に送信する場合、(b)
は送信データに空きがある場合を示している。図
ａにおいて、調歩同期式端末３ａおよび４ａから
のスタートビツト、データおよびストツプビツト
によつて構成されたデータ信号１および２がキヤ
ラクタ多重式時分割多重装置１ａによつて受けら
れると、ここで時分割的に多重化されて変復調装
置２ａへ送られる。この多重化された信号は伝送
路をとおつて相手局の変復調装置２ｂからキヤラ
クタ多重式時分割多重装置１ｂに至り、ここで分
離されてそれぞれ調歩同期式端末３ａおよび４ｂ
に受けられる。また、逆方向において、端末３ｂ
および４ｂから送出されたデータ信号３および４
が変復調装置２ｂおよび２ａを介してキヤラクタ
単位に多重化されて送られてくると、多重装置１
ａにおいて、多重化されたデータはキヤラクタ単
位に分離され、それぞれの対応する端末３ａおよ
び４ａへ送られる。
タ通信システムにおいて、全体的な構成と動作の
概略を示したものである。このうち(a)は多重化さ
れたデータをキヤラクタ単位に送信する場合、(b)
は送信データに空きがある場合を示している。図
ａにおいて、調歩同期式端末３ａおよび４ａから
のスタートビツト、データおよびストツプビツト
によつて構成されたデータ信号１および２がキヤ
ラクタ多重式時分割多重装置１ａによつて受けら
れると、ここで時分割的に多重化されて変復調装
置２ａへ送られる。この多重化された信号は伝送
路をとおつて相手局の変復調装置２ｂからキヤラ
クタ多重式時分割多重装置１ｂに至り、ここで分
離されてそれぞれ調歩同期式端末３ａおよび４ｂ
に受けられる。また、逆方向において、端末３ｂ
および４ｂから送出されたデータ信号３および４
が変復調装置２ｂおよび２ａを介してキヤラクタ
単位に多重化されて送られてくると、多重装置１
ａにおいて、多重化されたデータはキヤラクタ単
位に分離され、それぞれの対応する端末３ａおよ
び４ａへ送られる。
第１図ｂにおいては端末３ａおよび相手局側の
端末４ｂからデータの送出がない。この場合に
は、多重装置１ａおよび１ｂにおいて、それぞれ
端末３ａおよび４ｂから送られ、回線対応部に保
持されている制御信号（送信要求信号RS、レデ
イー状態信号ER等）１′および４′を多重化デー
タの当該回線のタイムスロツトにのせ、それぞれ
変復調装置２ａおよび２ｂを介して伝送路に向け
て送出する。それぞれ逆方向から送られた制御信
号１′および４′は対向の変復調装置２ｂおよび２
ａをとおり、それぞれ多重装置１ｂおよび１ａに
おいて、当該回線対応部に分配され、そこに保持
される。この分配時、送られてきたデータが制御
信号か否かを区別するため、各々のデータ（キヤ
ラクタ）の前にbsビツトが付与されていて、bs＝
０の場合には通常データ、bs＝１の場合には制御
信号を決められている。
端末４ｂからデータの送出がない。この場合に
は、多重装置１ａおよび１ｂにおいて、それぞれ
端末３ａおよび４ｂから送られ、回線対応部に保
持されている制御信号（送信要求信号RS、レデ
イー状態信号ER等）１′および４′を多重化デー
タの当該回線のタイムスロツトにのせ、それぞれ
変復調装置２ａおよび２ｂを介して伝送路に向け
て送出する。それぞれ逆方向から送られた制御信
号１′および４′は対向の変復調装置２ｂおよび２
ａをとおり、それぞれ多重装置１ｂおよび１ａに
おいて、当該回線対応部に分配され、そこに保持
される。この分配時、送られてきたデータが制御
信号か否かを区別するため、各々のデータ（キヤ
ラクタ）の前にbsビツトが付与されていて、bs＝
０の場合には通常データ、bs＝１の場合には制御
信号を決められている。
ここで、本発明との比較を容易にするために、
上記のような信号方式を有するキヤラクタ多重式
時分割多重装置の回線対応部の従来例について、
第２図のブロツク図を参照して説明する。図にお
いて、自局側の調歩同期式端末DTEからのデー
タRDは非同期レシーバ／トランスミツタLSIの
端子RIに入り、パラレルデータの形で出力端子
RR１〜RR８から出力される。これと同時に、
端子DRからデータを受けたことを示すデータ受
信識別信号DR＝１も出力される。キヤラクタ多
重時分割多重装置の中央制御部（図に見られな
い）はDR＝１の条件でbs＝０を付加し、RR１〜
RR８のデータをとり込む。もし、DR＝０であ
れば、bs＝１を付加し、端末からの制御信号RC1
〜RC８をとり込んで、多重化データの当該タイ
ムスロツトにのせる。逆に、相手局から送られて
きた多重化データは、非同期レシーバ／トランス
ミツタLSIのTHRE端子から得られる送信保持レ
ジスタ空信号（Trans mission Holding
Register Empty）が“１”であり、従つてトラ
ンスミツシヨンロードパルスTLが加えられ、bs
＝０となつていれば、入力データは入力端子TR
１〜TR８に入力され、出力端子TR０からシリ
アルデータの形でSDとして出力される、bs＝１
であれば、制御信号とみなして、端子SC１〜SC
８から自局の端末に向けて出力される。出力端子
TR０から出力されるシリアルデータは、必ずス
タートおよびストツプビツトのついたキヤラクタ
か、またはストツプビツトの連続である。従つ
て、スタートビツトを連続的に発生させることは
非同期レシーバ／トランスミツタLSIの機能上で
きなかつた。
上記のような信号方式を有するキヤラクタ多重式
時分割多重装置の回線対応部の従来例について、
第２図のブロツク図を参照して説明する。図にお
いて、自局側の調歩同期式端末DTEからのデー
タRDは非同期レシーバ／トランスミツタLSIの
端子RIに入り、パラレルデータの形で出力端子
RR１〜RR８から出力される。これと同時に、
端子DRからデータを受けたことを示すデータ受
信識別信号DR＝１も出力される。キヤラクタ多
重時分割多重装置の中央制御部（図に見られな
い）はDR＝１の条件でbs＝０を付加し、RR１〜
RR８のデータをとり込む。もし、DR＝０であ
れば、bs＝１を付加し、端末からの制御信号RC1
〜RC８をとり込んで、多重化データの当該タイ
ムスロツトにのせる。逆に、相手局から送られて
きた多重化データは、非同期レシーバ／トランス
ミツタLSIのTHRE端子から得られる送信保持レ
ジスタ空信号（Trans mission Holding
Register Empty）が“１”であり、従つてトラ
ンスミツシヨンロードパルスTLが加えられ、bs
＝０となつていれば、入力データは入力端子TR
１〜TR８に入力され、出力端子TR０からシリ
アルデータの形でSDとして出力される、bs＝１
であれば、制御信号とみなして、端子SC１〜SC
８から自局の端末に向けて出力される。出力端子
TR０から出力されるシリアルデータは、必ずス
タートおよびストツプビツトのついたキヤラクタ
か、またはストツプビツトの連続である。従つ
て、スタートビツトを連続的に発生させることは
非同期レシーバ／トランスミツタLSIの機能上で
きなかつた。
第３図はデータ通信システムに適用された本発
明による実施例の構成をブロツク図により示した
ものである。この図において、自局側の調歩同期
式端末からのデータRD上の所定の位置にストツ
プビツトSPがない場合、非同期レシーバ／トラ
ンスミツタLSI′の端子EEからフレーミングエラ
ー信号が出力され、その時点で端子RR１〜RR
８の出力がすべて“０”であれば、ブレーク信号
受信用フリツプフロツプDFがセツトされる。す
なわち、端末からブレーク信号が送出されたと見
なされる。このブレーク信号受信用フリツプフロ
ツプDFがセツトされると、データ受信リセツト
信号DRRを“１”として端子DRRに与え、瞬時
的に端子DRに現われたデータ受信識別信号DR
をリセツトする。これによつて、DR≠１とな
り、キヤラクタ多重時分割多重装置の中央制御部
はbs＝１として制御信号RC１〜RC８を取り込
む。このうち、RC８はブレーク信号受信用DFの
出力である。
明による実施例の構成をブロツク図により示した
ものである。この図において、自局側の調歩同期
式端末からのデータRD上の所定の位置にストツ
プビツトSPがない場合、非同期レシーバ／トラ
ンスミツタLSI′の端子EEからフレーミングエラ
ー信号が出力され、その時点で端子RR１〜RR
８の出力がすべて“０”であれば、ブレーク信号
受信用フリツプフロツプDFがセツトされる。す
なわち、端末からブレーク信号が送出されたと見
なされる。このブレーク信号受信用フリツプフロ
ツプDFがセツトされると、データ受信リセツト
信号DRRを“１”として端子DRRに与え、瞬時
的に端子DRに現われたデータ受信識別信号DR
をリセツトする。これによつて、DR≠１とな
り、キヤラクタ多重時分割多重装置の中央制御部
はbs＝１として制御信号RC１〜RC８を取り込
む。このうち、RC８はブレーク信号受信用DFの
出力である。
一方、相手局から送られてきた多重化データ
TR１〜TR８は、bs＝１であれば、制御信号と
見なされ、TR8＝１であることからブレーク信
号送信用フリツプフロツプDF８′がセツトされ
る。さらに、端子THREからの送信保持レジス
タ空信号と端子TREからの送信レジスタ空信号
とがともに“１”になり、非同期レシーバ／トラ
ンスミツタLSI′の中のデータがすべてSDとして
出てしまつたのち、フリツプフロツプDF８′から
の出力信号BRKと上記２信号との論理積が成立
し、送信データSDはインヒビツトされ、結果的
にSDラインにはゼロレベルのスタート極性をも
つたブレーク信号が送出される。
TR１〜TR８は、bs＝１であれば、制御信号と
見なされ、TR8＝１であることからブレーク信
号送信用フリツプフロツプDF８′がセツトされ
る。さらに、端子THREからの送信保持レジス
タ空信号と端子TREからの送信レジスタ空信号
とがともに“１”になり、非同期レシーバ／トラ
ンスミツタLSI′の中のデータがすべてSDとして
出てしまつたのち、フリツプフロツプDF８′から
の出力信号BRKと上記２信号との論理積が成立
し、送信データSDはインヒビツトされ、結果的
にSDラインにはゼロレベルのスタート極性をも
つたブレーク信号が送出される。
なお、ブレーク信号受信のタイミングにおい
て、端末からのブレーク信号がなくなり、RDが
ストツプ極性SPにもどると、ブレーク信号受信
用フリツプフロツプDFがリセツトされ、bs＝１
としてRC8＝０がとりこまれる。それによつて、
対向局時分割多重装置における該当回線対応部の
ブレーク信号送信用フリツプフロツプDF８′もリ
セツトされ、ブレーク信号が解除される。以上に
述べたところのブレーク信号受信タイミング及び
ブレーク信号送信タイミングを図示すると、それ
ぞれ第４図および第５図のようになる。
て、端末からのブレーク信号がなくなり、RDが
ストツプ極性SPにもどると、ブレーク信号受信
用フリツプフロツプDFがリセツトされ、bs＝１
としてRC8＝０がとりこまれる。それによつて、
対向局時分割多重装置における該当回線対応部の
ブレーク信号送信用フリツプフロツプDF８′もリ
セツトされ、ブレーク信号が解除される。以上に
述べたところのブレーク信号受信タイミング及び
ブレーク信号送信タイミングを図示すると、それ
ぞれ第４図および第５図のようになる。
以上の説明によつて明らかなように、本発明に
よれば、キヤラクタ多重式時分割多重装置の各回
線対応部にブレーク信号受信用フリツプフロツプ
回路とブレーク信号送信用フリツプフロツプ回路
とを設けることによつて、ブレーク信号の送受信
が可能となり、これによつてデータ通信システム
における効率的な運用が可能となつた。
よれば、キヤラクタ多重式時分割多重装置の各回
線対応部にブレーク信号受信用フリツプフロツプ
回路とブレーク信号送信用フリツプフロツプ回路
とを設けることによつて、ブレーク信号の送受信
が可能となり、これによつてデータ通信システム
における効率的な運用が可能となつた。
第１図ａおよびｂは、従来のデータ通信システ
ムにおいて、多重化されたデータをキヤラクタ単
位に送信する場合と送信データに空きがある場合
とをそれぞれ説明するためのブロツク図、第２図
は従来のキヤラクタ多重式時分割多重装置におけ
る回線対応部の構成を示すブロツク図、第３図は
本発明による実施例の構成を示すブロツク図、第
４図は、第３図の実施例におけるブレーク信号受
信のタイミングを示すチヤート、第５図は、第３
図の実施例におけるブレーク信号送信のタイミン
グを示すチヤートである。図において、LSI，
LSI′は非同期レシーバ／トランスミツタ、DFは
ブレーク信号受信用フリツプフロツプ、DF１〜
DF８は制御信号送出用フリツプフロツプ、DF
８′はブレーク信号送信用フリツプフロツプであ
る。
ムにおいて、多重化されたデータをキヤラクタ単
位に送信する場合と送信データに空きがある場合
とをそれぞれ説明するためのブロツク図、第２図
は従来のキヤラクタ多重式時分割多重装置におけ
る回線対応部の構成を示すブロツク図、第３図は
本発明による実施例の構成を示すブロツク図、第
４図は、第３図の実施例におけるブレーク信号受
信のタイミングを示すチヤート、第５図は、第３
図の実施例におけるブレーク信号送信のタイミン
グを示すチヤートである。図において、LSI，
LSI′は非同期レシーバ／トランスミツタ、DFは
ブレーク信号受信用フリツプフロツプ、DF１〜
DF８は制御信号送出用フリツプフロツプ、DF
８′はブレーク信号送信用フリツプフロツプであ
る。
Claims (1)
- １ データを転送しないときは該当する回線の制
御信号を転送する方式のキヤラクタ多重式時分割
多重装置において、各回線対応部にブレーク信号
受信用として第１のフリツプフロツプ回路と、ブ
レーク信号送信用として第２のフリツプフロツプ
回路とを設け、該第１のフリツプフロツプ回路の
出力端子Ｑの出力を前記制御信号の１ビツトとし
て割当てるとともに、非同期レシーバ／トランス
ミツタのデータ受信リセツト端子に導き、入力端
子Ｄを電圧源に接続し、入力端子Ｒを回線の受信
データ入力側に接続し、端子CPに前記同期レシ
ーバ／トランスミツタのフレーミングエラー信号
と受信保持レジスタの出力信号との論理出力を導
き、また、前記第２のフリツプフロツプ回路の端
子CPを前記制御信号のラツチ回路に接続し、入
力端子Ｄに前記制御信号のうちのブレーク信号ビ
ツトを導き、出力端子Ｑの出力を非同期レジー
バ／トランスミツタの送信保持レジスタ空信号出
力と送信レジスタ空信号出力とともに論理回路を
介してシリアルデータの送出側に導くことによつ
て、ブレーク信号を送受信するようにしたことを
特徴とするキヤラクタ多重式時分割多重装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4812780A JPS56144655A (en) | 1980-04-14 | 1980-04-14 | Character-multiplex system time-division multiplexer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4812780A JPS56144655A (en) | 1980-04-14 | 1980-04-14 | Character-multiplex system time-division multiplexer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56144655A JPS56144655A (en) | 1981-11-11 |
| JPS637496B2 true JPS637496B2 (ja) | 1988-02-17 |
Family
ID=12794653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4812780A Granted JPS56144655A (en) | 1980-04-14 | 1980-04-14 | Character-multiplex system time-division multiplexer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56144655A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4815074A (en) * | 1986-08-01 | 1989-03-21 | General Datacomm, Inc. | High speed bit interleaved time division multiplexer for multinode communication systems |
-
1980
- 1980-04-14 JP JP4812780A patent/JPS56144655A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56144655A (en) | 1981-11-11 |
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